Giáo trình Kỹ thuật điện tử số

81 trang hapham 3650

Download

Bạn đang xem 20 trang mẫu của tài liệu "Giáo trình Kỹ thuật điện tử số", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

giao_trinh_ky_thuat_dien_tu_so.doc

Nội dung text: Giáo trình Kỹ thuật điện tử số

Giáo trình Kỹ thuật điện tử số 1
Kỹ thuật điện tử số Nội dung Chương 1 Khái niệm chung 1.1 Biểu diễn các đại lượng tương tự và số 1.2 Tín hiệu số 1.2.1 Tín hiệu số 1.2.2 Mức điện áp lôgíc 1.3 Khái niệm về điện tử số 1.4 Cấu trúc mạch số 1.5 Cấu trúc hệ thống số 1.6 So sánh mạch số và mạch tương tự Chương 2 Hệ đếm và một số loại m• thông dụng 2.1 Hệ đếm và chuyển đổi giữa các hệ đếm 2.I.1 Hệ đếm 2.1.2 Chuyển đổi giữa các hệ đếm 2.1.3 Các phép tính trong hệ đếm 2.2 Một số loại m• thông dụng 2.2.1 M• nhị - thập phân BCD (Binary Coded Decimal) 2.2.2 M• Gray 2.2.3 M• dư 3 2.2.4 M• ASCII 2.2.5 Mối liên hệ giữa m• BCD và ASCII Chương 3 Đại số lôgic và các cổng lôgic 3.1 Các phép tính cơ bản trong đại số lôgic 3.1.1 Phép tính cộng và cổng lôgic OR 3.1.2 Phép tính nhân và cổng lôgic AND 3.1.3 Phép tính phủ định (đảo) và cổng lôgic NOT 3.1.4 Cổng NOR 3.1.5 Cổng NAND 3.1.6 Cổng XOR 3.1.7 Cổng XNOR 3.2 Các phương pháp biểu diễn hàm lôgíc 3.2.1 Biểu diễn hàm qua bảng chân lý 3.2.2 Biểu diễn hàm bằng hình học 3.2.3 Biểu biểu diễn hàm qua biểu thức đại số 3.2.4 Biểu diễn hàm bằng bảng Karnaugh 3.3 Một số quy tắc và định luật cơ bản trong đại số lôgíc 3.3.1 Quy tắc với các hằng số 3.3.2 Quy tắc đối với hàm số một biến 2
3.3.3 Quy tắc đối với hàm số 2 hoặc nhiều biến 3.4 Tối thiểu hóa hàm lôgíc 3.4.1 Phương pháp đại số 3.4.2 Phương pháp bìa Karnaugh 3.5 Mô tả và thực hiện hàm lôgic bằng mạch lôgic 3.5.1 Mô tả hàm lôgic bằng mạch lôgic 3.5.2 Mô tả hàm lôgic bằng các cổng NAND và NOR Chương 4 Các chuyển mạch điện tử 4.1 Chế độ khoá của điốt bán dẫn 4.2 Chế độ khoá của BJT 4.3 Chế độ khoá của FET 4.3.1 Khoá NMOS 4.3.2 Khoá CMOS Chương 5 Các họ vi mạch số 5.1 Khái niệm và phân loại 5.1.1 Khái niệm 5.1.2 Phân loại 5.2 Các đặc tính cơ bản của vi mạch số 5.3 Các họ vi mạch số 5.3.1 Lôgíc điện trở-tranzito RTL 5.3.2 Lôgíc dùng tranzito-điốt DTL (diode transistor logic) 5.3.3 Lôgíc dùng tranzito-tranzito TTL (Transistor- Transistor Logic) 5.3.4 Lôgíc ghép êmitơ (Emitter-Coupled Logic ECL) 5.3.5 Lôgíc CMOS 5.3.6 Giao tiếp giữa các họ lôgic Chương 6 Hệ lôgíc tổ hợp 6.1 Phương pháp tổng hợp mạch lôgíc tổ hợp 6.2 Một số mạch lôgíc tổ hợp thông dụng 6.2.1 Cộng nhị phân 6.2.2 Trừ nhị phân 6.2.3 Bộ so sánh 6.2.4 M• hoá 6.2.5 Giải m• và chuyển m• 6.2.6 Các bộ ghép kênh và tách kênh 6.2.7 Mạch tạo và kiểm tra chẵn lẻ 6.3 Nguy hiểm chạy đua trong mạch tổ hợp 6.3.1 Hiện tượng nguy hiểm chạy đua 6.3.2 Phương pháp loại trừ nguy hiểm chạy đua Chương 7 Hệ lôgíc d•y 7.1 Khái niệm 3
7.2 Mạch đa hài hai trạng thái ổn định 7.3. Mạch flip flop 7.3.1 Khái niệmchung 7.3.2 Các loại FF 7.4. Phương pháp mô tả hệ d•y 7.4.1 Máy trạng thái (SM-state machine) 7.4.2 Phương pháp mô tả hệ d•y 7.5 Bộ đếm (counter) 7.5.1 Khái niệm chung 7.5.2 Bộ đếm không đồng bộ 7.5.3 Bộ đếm đồng bộ 7.6 Thanh ghi (register) 7.6.1 Khái niệm 7.6.2 Các loại thanh ghi 7.6.3 Đồ hình tổng quát của thanh ghi dịch (đồ hình De Bruijn) 7.6.4 Thiết kế bộ đếm từ thanh ghi dịch 7.6.5 Tạo d•y tín hiệu tuần hoàn dùng thanh ghi dịch Chương 8 Bộ nhớ bán dẫn 8.1 Khái niệm và phân loại 8.2 Bộ nhớ chỉ đọc ROM 8.2.1 Khái niệm 8.2.2 Cấu trúc bộ nhớ ROM 8.2.3 Hệ d•y sử dụng ROM 8.3 Bộ nhớ RAM (Random Acess Memory) 8.3.1 Cấu trúc bộ nhớ RAM 8.3.2 RAM tĩnh (SRAM-Static RAM) 8.4 Mảng lôgíc khả trình (PLA) 8.5 Mảng cổng lôgíc khả trình (PGA-programable gate array) 4
Chương 1 Khái niệm chung 1.1 Biểu diễn các đại lượng tương tự và số Các đại lượng mà được đo lường, kiểm tra, lưu trữ, xử lý và điều khiển đều có thể là tương tự hoặc số tuỳ thuộc hệ thống sử dụng. Một hệ thống có khả năng xử lý một dải liên tục các đại lượng biến đổi liên tục theo thời gian được gọi là hệ thống tương tự (Analog system). Trong các hệ thống tương tự, một đại lượng được biểu diễn bằng điện áp hoặc dòng điện mà nó tỷ lệ với giá trị các đại lượng này có đặc tính quan trọng là: chúng có thể thay đổi qua một dải các giá trị liên tục. Hệ thống xử lý các giá trị rời rạc gọi là hệ thống số (Digital system). Trong hệ thống số, các đại lượng không được biểu diễn bằng các đại lượng tỷ lệ mà bằng các ký hiệu gọi là các con số (Digits). Ví dụ đồng hồ số hiển thị ngày giờ theo số thập phân, thời gian thay đổi liên tục nhưng đọc đồng hồ số lại không liên tục mà theo từng bước rời rạc (từng phút hoặc từng giây). Như vậy, điểm khác nhau cơ bản giữa các đại lượng tương tự và số là: tương tự-liên tục, số-rời rạc. 1.2 Tín hiệu số 1.2.1 Tín hiệu số - Tín hiệu số là tín hiệu là tín hiệu lượng tử hoá, rời rạc theo thời gian và được m• hoá dưới dạng số. Tín hiệu rời rạc theo thời gian là tín hiệu tương tự được lấy mẫu theo thời gian. Những ứng dụng chủ yếu của tín hiệu số là biểu diễn dưới dạng số nhị phân nên độ chính xác lượng tử của nó được đo bằng bit. - Tín hiệu số được quy định: cao – high hoặc thấp – low tuỳ theo hệ thống lôgíc: với hệ lôgic dương mức cao có giá trị tín hiệu cao tương ứng lôgíc 1 mức thấp có giá trị tín hiệu thấp tương ứng lôgic 0. Hệ lôgic âm, ngược lại: mức cao tương ứng lôgíc 0. mức thấp tương ứng lôgic 1. - Dạng tín hiệu số lôgic dương như hình 1-1, trong đó: 1 là mức thấp, 2 là mức cao, 3 là sườn lên, 4 là sườn xuống Hình 1-1 Dạng tín hiệu số 5
Trong máy tính cũng như các hệ thống số khác, tín hiệu số chính là dạng sóng chuyển mạch giữa hai mức điện áp biểu diễn hai trạng thái 0 (mức thấp) và 1 (mức cao). - Tín hiệu nhịp (clock) là một dạng tín hiệu số dùng để đồng bộ các mạch số, thường làm thay đổi lôgíc bằng các sườn lên và sườn xuống. 1.2.2 Mức điện áp lôgíc Thông thường tín hiệu sử dụng là điện áp, trong một số họ lôgíc có thể sử dụng dòng điện. Mức ngưỡng thường thiết kế theo họ lôgíc, tránh vùng cho kết quả bất ổn định. Một số ví dụ mức điện áp theo họ lôgíc (bảng 1-1) Bảng 1-1 mức điện áp lôgíc Công nghệ Mức điện áp thấp Mức điện áp cao Ghi chú CMOS 0 đến VCC/2 VCC/2 đến VCC VCC là điện áp nguồn TTL 0 đến 0,8V 2V đến VCC VCC: 4.75V đến 5.25V ECL -1,175V đến -VEE 0,75V đến 0V VEE?5,2V và VCC=0V Dung sai thông thường: từ 0V đến 2V với mức điện áp 0V và 3V đến 5V với mức 5V. Mức từ 2V đến 3V không có giá trị lôgíc, phần lớn các mạch số coi mức này là nhiễu. Trong một số trường hợp có thể xem như một mức ngẫu nhiên không xác định là 0 hoặc 1. 1.3 Khái niệm về điện tử số Điện tử số (Digital electronics) là các hệ thống điện tử sử dụng các tín hiệu số trên cơ sở đại số Bun (Boole), là cơ sở của tất cả các mạch số trong máy tính điện tử, điện thoại di động và trong nhiều thiết bị địên tử khác. Phần tử cơ bản của điện tử số là các cổng lôgic. Bằng cách kết hợp nhiều các cổng lôgic lại thành các hệ thống phức hợp được các mạch số (Digital circuits). 1.4 Cấu trúc mạch số - Cổng lôgic: Mạch số mà được cấu trúc từ các mạch điện tử nhỏ gọi là các cổng lôgíc (logic gates), mỗi cổng lôgíc biểu diễn một hàm lôgíc Boole cơ bản. Cổng lôgíc là sắp xếp của các khoá điều khiển được bằng điện, đầu ra là dòng điện hoặc điện áp mà nó có thể điều chỉnh, điều khiển được nhiều các cổng lôgíc khác. Các cổng lôgíc có thể được sử dụng ít các trazito nhất để tăng độ tin cậy và giảm: kích thước, tiêu hao công suất và giá thành. Thường được chế tạo dưới dạng các mạch tích hợp (Integrated Circuits-ICs) còn gọi là vi mạch và được thiết kế bằng các phần mềm tự động thiết kế điện tử (electronic design autormation-EDA). - Thiết bị lôgíc khả trình: Mạch số cũng có thể được cấu trúc từ các thiết bị lôgíc khả trình (Programmable Logic Devices -PLDs) có thể thực hiện tất cả các chức năng các máy trên cơ sở các cổng lôgíc, nhưng dễ dàng 6
lập trình mà không cần thay đổi dây nối. Điều này có nghĩa người lập trình có thể sửa lỗi mà không cần sắp xếp lại dây dẫn. Đối với các hệ thống dung lượng nhỏ thì PLDs là giải pháp tốt. Thường sử dụng các phần mềm tự động thiết kế điện tử EDA để thiết kế. - Vi điều khiển: Các mạch số có dung lượng vừa và lớn, lôgíc có thể chậm, gồm các giải thuật hoặc các chuỗi phức hợp. Thông thường sử dụng các bộ vi điều khiển (microcontroller) cỡ nhỏ được lập trình bằng phần mềm làm hệ nhúng (embedded system). - Điều khiển lôgíc khả trình: Khi hệ thống toàn số, thiết kế theo yêu cầu hoặc điều khiển vận hành thiết bị, điều khiển sản xuất của nhà máy, thì sử dụng bộ điều khiển lôgíc khả trình (Programmable Logic Controller-PLC). Thiết kế PLC thực hiện bằng các lôgic hình thang (ladder logic). 1.5 Cấu trúc hệ thống số Thiết kế hệ thống số thường sử dụng một số phương pháp tối thiểu hoá hàm lôgíc để giảm: độ phức tạp, lỗi và giá thành. Biểu diễn các mạch số là bước cốt yếu trong thiết kế mạch số. Phương pháp biểu diễn kinh điển là biểu diễn mạch số bằng các cổng lôgíc hoặc qua các khoá điện tử (thường là các Tranzito). Một trong các cách biểu diễn đơn giản nhất là mạch gồm các bộ nhớ kết hợp bảng chân lý. Bảng chân lý hay còn gọi là bảng sự thật (truth table) liệt kê các giá trị tính toán các hàm của các biểu thức lôgíc tương ứng với các tổ hợp biến vào, xác nhận biểu thức là sự thật cho tất cả các giá trị đầu vào hợp lệ. Việc chọn phương pháp biểu diễn phụ thuộc vào các loại hệ thống số. Các hệ thống số chia thành các hệ thống tổ hợp (combinatorial system) và các hệ thống d•y (sequential system). - Hệ thống tổ hợp: Các hệ tổ hợp thường biểu diễn bằng tổ hợp các mạch lôgic gồm các đầu ra và các đầu vào. Các đầu ra chỉ phụ thuộc các trạng thái vào ở cùng thời điểm xét. Về cơ bản biểu diễn như một tập các hàm lôgíc bao gồm các cổng lôgic như đ• mô tả. - Hệ thống d•y: là hệ tổ hợp có một số đầu ra hồi tiếp về đầu vào. Điều này làm cho các máy số thực hiện một “d•y“ các thuật toán. Các trạng thái đầu ra không những phụ thuộc các trạng thái vào tại thời điểm đang xét mà còn phụ thuộc các trạng thái ra thời điểm trước (trạng thái trong). Hệ d•y đơn giản nhất là Flip-Flop (FF) mà cơ chế là biểu diễn số nhị phân hay “bit”. Các hệ d•y thường được thiết kế như là máy trạng thái (state machine). Bằng cách này người thiết kế chỉ cần thiết kế sơ bộ (thô) chế độ của hệ thống, thậm chí kiểm tra chúng bằng mô phỏng mà không cần xem xét chi tiết các hàm lôgíc. Hệ d•y chia thành hai loại: đồng bộ và không đồng bộ. 7
Hệ d•y đồng bộ (syncronous sequential system) thay đổi trạng thái tất cả khi mà một tín hiệu “nhịp” (clock) thay đổi trạng thái. Hệ d•y không đồng bộ (asyncronous sequential system) thay đổi lan truyền khi mà các đầu vào thay đổi. Hệ d•y đồng bộ được xây dựng từ các FF, chỉ thay đổi trạng thái khi thay đổi xung nhịp. Cách thông thường để thực hiện máy trạng thái hệ d•y đồng bộ là chia nó thành phần lôgíc tổ hợp và một tập các FF gọi là “thanh ghi trạng thái” (state register). Mỗi một nhịp, thanh ghi nhận tín hiệu hồi tiếp được tạo từ trạng thái trước của lôgíc tổ hợp và truyền nó ngược lại như một đầu vào không đổi tới phần tổ hợp của máy trạng thái. Tốc độ nhanh nhất của xung nhịp được đặt bằng hầu hết thời gian tính toán lôgíc trong lôgíc tổ hợp. Thanh ghi trạng thái biểu diễn một con số nhị phân. Nếu các trạng thái trong máy trạng thái được số hoá là các con số thì hàm lôgic là một lôgíc nào đó sinh ra con số của trạng thái sau. So với hệ đồng bộ, hệ không đồng bộ thiết kế rất khó vì tất cả các trạng thái có thể có phải được xem xét đồng thời. Cách thông thường là xây dựng bảng thời gian cực tiểu và cực đại mà mỗi trạng thái tồn tại, sau đó điều chỉnh mạch tới cực tiểu số các trạng thái này, buộc mạch chờ một cách định kỳ tất cả các phần của nó nhập vào một trạng thái tương hợp (compatible). Điều này gọi là tự tái đồng bộ. Không thiết kế cẩn thận thì dễ sinh nguy hiểm lôgíc không đồng bộ, không ổn định. Thực tế sẽ có những kết quả không đoán trước được do trễ tích luỹ gây bởi những biến đổi nhỏ về giá trị của các thành phần điện tử. Tuy nhiên, tốc độ làm việc của hệ không đồng bộ lại không bị ràng buộc bởi xung nhịp, nó chạy với tốc độ cực đại truyền dẫn của các cổng lôgic trong nó. Xây dựng mạch không đồng bộ bằng các phần mạch nhanh hơn làm cho mạch chạy nhanh hơn. Nói chung, nhiều hệ thống số là các máy dòng dữ liệu sử dụng các lôgic truyền ghi (register transfer logic) đồng bộ, thực hiện bằng ngôn ngữ mô tả phần cứng như: VHDL hoặc Verilog. Trong các lôgic truyền ghi, các số nhị phân được lưu trữ trong các nhóm FF gọi là các thanh ghi (register). Đầu ra mỗi thanh ghi là bó các dây dẫn gọi là các Bus để đưa ra các số này đến những bộ tính toán khác. Một bộ tính toán đơn giản là một phần lôgic tổ hợp. Mỗi bộ tính toán này lại có các Bus đầu ra, nối với các đầu vào của một số thanh ghi khác. Đôi khi ở các đầu vào của thanh ghi lại có bộ ghép kênh (multiplexer) vì vậy mà nó có thể lưu trữ con số từ bất kỳ Bus nào. Mặt khác một số đầu ra lại có thể nối với một Bus qua các bộ đệm (Buffer) mà nó có thể ngắt đầu ra của tất cả các thiết bị loại trừ một đầu đang nối. Máy trạng thái hệ d•y sẽ điều khiển khi mỗi thanh ghi chấp nhận dữ liệu mới từ các đầu vào của chúng. 8
Hầu hết các máy lôgic truyền ghi mục đích chung là máy tính, về cơ bản là công cụ tính toán nhị phân tự động. Khối điều khiển trong máy tính được thiết kế như bộ vi chương trình (microprogram) chạy bằng vi d•y (microsequencer). Vi chương trình đóng vai trò như người chơi piano. Mỗi một bảng hoặc một từ của vi chương trình lệnh cho mọi trạng thái của bit điều khiển máy tính. Sau đó, vi d•y thực hiện đếm, số đếm sẽ địa chỉ hoá bộ nhớ hoặc máy lôgic tổ hợp mà nó chứa vi chương trình. Các bit từ vi chương trình điều khiển các đơn vị lôgic số học (arithmetic logic unit-ALU), bộ nhớ (memory) và các phần khác trong máy tính, kể cả vi d•y. Bằng cách này, có thể giảm đáng kể độ phức tạp thiết kế điều khiển máy tính, chỉ là chương trình hoá tập các máy lôgíc đơn giản. Máy tính chuyên dụng, hoạt động theo mục đích riêng thường được thiết kế theo sắp xếp các thanh ghi, lôgíc tính toán, các bus và các bộ phận khác theo mục đích riêng. Người thiết kế phải áp dụng những cách thiết kế một cách mềm dẻo để giảm giá thành, tăng tốc độ, tiết kiệm năng lượng, giảm thiểu lỗi. Một số máy tính còn tính đến mở rộng dịch vụ, nâng cấp, Công cụ tự động thiết kế điện tử (electronic design autormation-EDA) là chương trình thiết kê thực hiện nhờ máy tính. EDA tối ưu hoá những biểu diễn lôgíc qua bảng sự thật bằng cách tự động tối thiểu các hệ thống cổng lôgíc. Với các máy trạng thái, từ các bảng trạng thái (state table) mô tả các trạng thái của máy, EDA có thể tự động tách ra bảng chân lý (truth state) của các phần tổ hợp. Nói chung bảng chân lý của các máy trạng thái được tối ưu bằng phần mềm tối thiểu hoá lôgíc. Bảng trạng thái là một phần liệt kê từng trạng thái cùng với các điều kiện tồn tại trạng thái. Thiết kế hệ lôgíc thực tế thường kết hợp các phương án thiết kế với các tập lệnh chương trình là ngôn ngữ máy tính đơn giản liên quan đến các công cụ thiết kế phần mềm. Các tập lệnh là chương trình viết riêng tại các Công ty chế tạo. Tập lệnh thường kết thúc bằng file hoặc tập các file mô tả cấu trúc vật lý của máy lôgíc, thường là các lệnh vẽ các tranzito, dây dẫn, IC và cả mạch in. Một phần tập lệnh dành cho gỡ rối bằng cách kiểm tra các đáp ứng của đầu ra đối với các đầu vào. Kiểm tra được tổ chức thành các véctơ, các véc tơ kiểm tra được lưu và sử dụng trong nhà máy để kiểm tra làm việc của các máy lôgíc mới. 1.6 So sánh mạch số và mạch tương tự ưu điểm - Dễ thiết kế. Các giá trị chính xác của điện áp và dòng điện là không quan trọng mà chỉ là dải giá trị Cao (H-high) hoặc Thấp (L-low). - Lưu trữ thông tin dễ dàng, dung lượng thông tin lưu trữ lớn, các chốt trong mạch số lưu giữ thông tin lâu tuỳ ý. Trong hệ thống tương tự: sự già hoá (ageing), sự tổn hao (wear), sự tiêu huỷ (tear) có thể làm suy biến (degrade) 9
thông tin lưu trữ. Với hệ thống số, các hiện tượng này xảy ra có thể dưới mức cho phép mà thông tin vẫn có thể bảo toàn. - Tính đúng đắn và chính xác cao. Có thể nâng cao độ chính xác bằng cách lắp thêm mạch mà không ảnh hưởng, với mạch tương tự có thể làm thay đổi dòng điện hoặc điện áp. - Các thuật toán có thể lập trình đơn giản và phong phú hơn tương tự - Các mạch số ít bị ảnh hưởng của nhiễu. Chỉ cần phân biệt được các mức cao hoặc thấp, các mức nhiễu có giá trị giữa hai giá trị này hầu như không ảnh hưởng. - Các mạch số có thể được chế tạo nhiều hơn trên các chíp IC. - Giao diện với máy tính tốt và dễ dàng điều khiển bằng phần mềm. Có khả năng bổ sung các đặc điểm mới cho các hệ thống số mà không cần thay đổi phần cứng. Những lỗi và những sai sót khi thiết kế có thể sửa được cả khi sản phẩm đ• được đưa ra thị trường bằng cách nâng cấp phần mềm. - Thế mạnh của mạch số là: nếu nhiễu nhỏ hơn mức dự trữ nhiễu thì hệ thống làm việc như không có nhiễu. Tuy nhiên nếu nhiễu lớn hơn mức này thì mạch số sẽ cho kết quả không mong muốn và có thể sai trầm trọng. Truyền các tín hiệu số có thể không mất dữ liệu trong một giới hạn cho phép còn truyền và xử lý các tín hiệu tương tự thì luôn có nhiễu. Nhược điểm - Các đại lượng vật lý trong thế giới tự nhiên thường là tương tự: các đại lượng đo lường, kiểm tra, điều khiển, . Trong các hệ thống số cần phải có các bộ biến đổi tương tự-số, có thể sinh ra lỗi và sai lệch thông tin do các quá trình này. - Khi cùng khối lượng tính toán và xử lý tín hiệu với mạch tương tự, mạch số tiêu tốn năng lượng nhiều hơn nên dễ sinh nhiệt cao hơn. Đây là hạn chế cơ bản cho các thiết bị sử dụng năng lượng ắc quy và các thiết bị xách tay. - Các hệ thống số có tính mỏng manh, trong đó nếu một phần nhỏ tín hiệu số bị mất hoặc bị hiểu sai thì ý nghĩa của khối lớn dữ liệu liên quan có thể bị thay đổi hoàn toàn. Điều này có thể giảm nhẹ bằng cách chèn vào tín hiệu số các bit kiểm tra, tách lỗi hoặc hiệu chỉnh lỗi. Trong các máy trạng thái, có thể thiết kế phần mềm nhúng lấp đầy các vùng nhớ chương trình không sử dụng với các lệnh ngắt khắc phục lỗi, giúp tránh được các lỗi m• hoá ngẫu nhiên khi thi hành lệnh. - Biểu hiện tương tự trong mạch số: Trong các mạch số có các thành phần tương tự, nhưng bản chất tương tự của chúng thường không trội hơn trong chế độ số. Trong thực tế, các điện dung, điện cảm ký sinh, hệ thống lọc, nối đất, ghép điện từ của các đường dữ liệu và các yếu tố khác làm cho các xung không đều, có thể làm thay đổi mức lôgic hoặc sinh ra các tổ hợp số không mong muốn. 10
Chương 2 Hệ đếm và một số loại m• thông dụng 2.1 Hệ đếm và chuyển đổi giữa các hệ đếm 2.I.1 Hệ đếm Khái niệm: Một số nguyên dương R bất kỳ đều có thể được chọn làm cơ số cho một hệ đếm. Các số trong hệ đếm cơ số R gồm 0, , R-1. Hệ đếm R>10 thì lấy các ký hiệu A,B, để biểu thị các số lớn hơn 10. Ví dụ: Bảng 2-1 là các số đếm của một số hệ đếm thông dụng. Các hệ đếm thông dụng là thập phân (Decimal) cơ số 10, nhị phân (Binary) cơ số 2, bát phân (Octal) cơ số 8, thập lục phân (Hexadecimal) cơ số 16. Hệ đếm bát phân, thập lục phân được sử dụng tiện lợi hơn hệ nhị phân trong các trường hợp xử lý chuỗi số nhị phân nhiều bit. Hơn nữa trong máy tính, các hệ vi xử lý thường sử dụng các từ m• 8 bit, 16 bit, 32 bit, 64 bit. Việc chuyển đổi lẫn nhau giữa hệ nhị phân và thập lục phân rất dễ dàng nên hệ thập lục phân được sử dụng nhiều hơn bát phân. Bảng 2-1 Các số đếm tương ứng giữa các hệ Thập phân Nhị phân Bát phân Thập lục phân 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 0 11
1 10 11 100 101 110 111 1000 1001 1010 1011 1100 1101 1110 1111 10000 10001 10010 10011 101000 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 20 21 22 23 24 0 12
1 2 3 4 5 6 7 8 9 A B C D E F 10 11 12 13 14 Nguyên tắc viết số đếm: Một số trong một hệ đếm được viết bằng cách đặt các ký hiệu kề nhau, các ký hiệu này được chọn trong tập các ký hiệu của hệ đếm. Mỗi ký hiệu trong một số được gọi là số m• (con số, chữ số-Digit). Như vậy, một số bất kỳ trong hệ đếm R được viết bằng d•y các ký hiệu kề nhau biểu diễn dưới dạng: N(an, ,a1,a0,a-1,a-2, ,a-m)R= an.Rn +a1.R1+a0.R0+a-1.R-1+a-2.R- 2+ a-m.R-m, gồm phần nguyên: an, ,a1,a0 và phần phân: a-1,a-2, ,a- m. Trong đó Ri ( với i=-m, ,n) là các trọng số. Số nguyên: N(an, ,a1,a0)R= an.Rn +a1.R1+a0.R0 Ví dụ: Một số trong hệ 16: 2A,7F16 = 2.161+A.160+7.16-1+F.16-2 = 2.161+10.160+7.16-1+15.16-2. Một số trong hệ 10: 324,1710 = 3.102+ 2.101+4.101+1.10-1+7.10-2. Một số trong hệ 8: 713,258 = 7.82+1.81+3.80+2.8-1+5.8-2. Một số trong hệ 2: 1011,012 = 1.23+0.22+1.21+1.20+0.2-1+1.2-2. Vị trí có trọng số nhỏ nhất gọi là LSD (least significant digit)- con số có ý nghĩa nhỏ nhất, vị trí có trọng số lớn nhất gọi là MSD (most significant digit)- con số có ý nghĩa lớn nhất. 13
Mỗi một vị trí (một chữ số) trong một số hệ 2 gọi là bit (binary digit), chuỗi 4 bit là nibble, 8bit là byte, 16 bit là word, 32bit là double word. Với hệ nhị phân LSD là LSB, MSD là MSB. Dấu phảy động: Dấu phảy động được sử dụng để biểu diễn các số có số chữ số lớn trong máy tính. Dấu phảy động có thể giúp biểu diễn các số theo dạng chuẩn. Dấu phảy động biểu diễn dưới dạng: , trong đó: N là ý nghĩa số, r là cơ số, p là số mũ. Ví dụ: 2.1.2 Chuyển đổi giữa các hệ đếm - Đổi hệ đếm R sang hệ 10 theo cách biểu diễn qua các trọng số. Số trong hệ 10 là tổng số vế phải. - Đổi từ hệ 10 sang hệ R thực hiện riêng biệt cho phần nguyên và phần phân: Với phần nguyên, thực hiện chia số hệ 10 liên tục cho R, giữ lại các số dư là các chữ số nguyên của R cho đến khi không chia hết. Với phần phân, thực hiện nhân liên tục với R, giữ các số nguyên là các chữ số phần phân của R cho đến khi không còn phần phân. I. Hệ thập phân và nhị phân 1. Từ nhị phân sang thập phân Ví dụ: (1011,01)2 = 1.23+0.22+1.21+1.20+0.2-1+1.2-2= (11,25)10 2. Từ thập phân sang nhị phân Ví dụ: Đổi số 11,25 hệ 10 sang số nhị phân: Phần nguyên: dư 1 (LSD) dư 1 dư 0 dư 1 (MSD) Phần nguyên (11)10=1011 Phần phân: 0,25x2 = 0,5; nguyên là 0 0,5 x 2 = 1,0; nguyên là 1 Phần phân (0,25)10 là (0,01)2 Vậy: (11,25)10 = (1011,01)2. II. Hệ bát phân và nhị phân 1. Từ nhị phân sang bát phân 23=8, mỗi vị số của hệ 8 tương ứng với một nhóm 3 bit của số nhị phân, bắt đầu từ bit tương ứng trọng số 20. Thực hiện phân nhóm 3 bit, sau đó dùng chữ số trong hệ 8 thay cho các nhóm. Trường hợp phần nguyên 14
không đủ nhóm cần thêm các số 0 phía trước, phần phân thêm các số 0 phía sau Ví dụ: 10111,110012=27,628 Phân nhóm: 010 111, 110 010 2. Từ bát phân sang nhị phân Thay chữ số trong hệ 8 bằng các nhóm 3 bit Ví dụ: 135,428 = 1011101,100012 1 3 5, 4 2 001 011 101, 100 010 III. Hệ thập lục phân và nhị phân 1.Từ nhị phân sang thập lục phân 24=16, mỗi vị số hệ 16 tương ứng một nhóm 4 bit nhị phân, bắt đầu từ bit tương ứng trọng số 20. Thực hiện nhóm 4 bit, sau đó dùng chữ số trong hệ 16 thay cho các nhóm. Trường hợp phần nguyên không đủ nhóm cần thêm các số 0 phía trước, phần phân thêm các số 0 phía sau Ví dụ: 0101 1110, 1011 00102= 5 E, B 216. 2.Từ thập lục phân sang nhị phân Thay chữ số trong hệ 16 bằng các nhóm 4 bit Ví dụ: 8 F A, C 616 =1000 1111 1001, 1100 01102 2.1.3 Các phép tính trong hệ đếm I. Các phép tính trong hệ đếm nhị phân * Phép cộng 0+0=0 0+1=1 1+0=1 1+1=0 nhớ 1 Các ví dụ khác với nhớ C: * Phép trừ 0-0=0 0-1=1 mượn 1 1-0=1 1-1=0 Một số ví dụ khác với mượn B: *Phép trừ qua m• bù (phép tính có dấu): 15
+ Biểu diễn số nhị phân có dấu - Sử dụng một bit dấu: Trong máy tính, biểu thị dấu bằng cách thêm một bit vào bên trái: bit 0 là số dương, bit 1 là số âm. Ví dụ với số nhỏ hơn 1 về giá trị tuyệt đối: số 0,1011 là số dương còn 1,1011 là số âm. - Sử dụng phép bù 1: Giữ nguyên bit dấu và lấy bù 1 các bit trị số (bù 1 là m• đảo các bit của từ m•) Số bù1 của số dương N gồm n bit được tính bằng 2n-N-1 hoặc lấy giá trị đảo của các bit: Ví dụ: N=1010 bù 1 là 0101 10000 – 1010 – 0001= 0101 - Sử dụng phép bù 2: Số dương là số nhị phân không bù có bit dấu là 0, số âm có bit dấu là 1 và bù 2 là m• bù 1 cộng 1. Số bù 2 của số dương N gồm n bit được tính bằng 2n-N hoặc bằng m• bù 1 cộng 1: Ví dụ: N=1010 bù 2 sẽ là: 10000 – 1010 = 0110 hoặc: 0101 + 0001 = 0110 Ví dụ số âm sử dụng bù 2: - 0,1011 biểu diễn theo m• bù 2 là 1,0100 + 0,0001 = 1,0101. Muốn đổi về giá trị tuyệt đối của số âm, lại lặp lại các bước xác định m• bù: 1,0101 ? 0,1010 + 0,0001 = 0,1011. - 1011 m• bù là 0100 +0001 = 0101 ? trị tuyệt đối: 1010 + 0001 = 1011 + ứng dụng m• bù để thực hiện phép tính trừ: A-B = A + (-B) Ví dụ: 11101 – 10011= 11101+(-10011) M• bù của -10011 là 01100 +00001 = 01101 11101 – 10011= 11101 + 01101 = 01010, bỏ bit nhớ cuối cùng, bit MSB trị số 0 biểu thị kết quả dương. * Phép nhân và chia 0x0=0 0x1=0 1x0=0 1x1=1 Nhân và chia các số trong hệ nhị phân cũng được thực hiện như thập phân. Trong các mạch số: phép nhân được thực hiện bằng cách: cộng và dịch trái, phép chia được thực hiện bằng cách: trừ và dịch phải. Chia 3010 cho 610 ở dạng nhị phân: II. Cộng và trừ số hexa (hệ thập lục phân) Cộng trừ số hexa thực hiện bằng hai cách: 16
Cách thứ nhất: đổi sang nhị phân, thực hiện cộng trừ trong hệ nhị phân sau đó đổi lại hệ hexa. Cách thứ hai: thực hiện phép tính trực tiếp trong hệ hexa như sau: * Cộng Ví dụ: cộng hai số hexa : 43EC + B2DF 43EC LSD: 12+15 = 27>16 27-16 = 11 (B) tràn 1 + B2DF 1+14+13 = 28>16 28-16 = 12 (C) tràn 1 F6CB 1+3+2 = 6 MSD: 4+11=15 (F) Ví dụ khác: * Trừ F6CB LSD: (11+16) -15 = 12 (C) (mượn 1 của bit trước bằng 16 đơn vị) - B2DF (12+16) -13-1= 14 (E) (trừ 1 đ• cho mượn) 6 - 2-1 = 3 43EC MSD: 15 -11 = 4 2.2 Một số loại m• thông dụng Các số, mẫu tự hoặc các từ được biểu diễn dưới dạng nhóm các ký hiệu khác nhau được gọi là m•. Ví dụ m• Morse gồm các chấm, gạch để biểu hiện mẫu tự hay chữ cái. Một số thập phân hoặc các ký tự của chữ, có thể được m• hoá bằng nhóm các số nhị phân 0 và 1 thông qua các bộ m•. 2.2.1 M• nhị - thập phân BCD (Binary Coded Decimal) Bảng 2-2 M• BCD Một số thập phân có thể được m• hoá trực tiếp bằng các số nhị phân. Ví dụ: 12910=100000012. Hoặc có thể m• hoá từng chữ số riêng biệt theo m• BCD: 1 2 9 0001 0010 1001 M• hoá trực tiếp có số bit biểu diễn ít hơn nhưng việc m• hoá sẽ phức tạp hơn, lâu hơn, đặc biệt với các số lớn. M• BCD sử dụng nhiều bit hơn nhưng đơn giản hơn, chỉ cần m• hoá cho các chữ số từ 0 đến 9. M• BCD có nhiều loại với các trọng số khác nhau (bảng 2-2) Các m• 8-4-2-1 và 7-4-2-1 là duy nhất còn các m• còn lại không duy nhất. 2.2.2 M• Gray M• Gray là m• thay đổi cực tiểu, các từ m• liên tiếp chỉ thay đổi một bit. M• này còn được gọi là m• vòng. Bảng m• 2-3 biểu diễn m• Gray 4bit tương ứng với các m• nhị phân và thập phân. Quy luật thay đổi trị số các bit là tuần hoàn: bit LSD có chu kỳ là 0110, bit kế tiếp có chu kỳ là 00111100, M• 17
Gray không có trọng số nên không phù hợp với các biểu thức số học nhưng lại tiện lợi cho các thiết bị vào ra, biến đổi tương tự – số, Bảng 2-3 M• Gray 2.2.3 M• dư 3 M• dư 3 (quá 3) như trên bảng 2-4 được hình thành bằng cách cộng thêm 3 đơn vị vào các từ m• của m• gốc M• Gray dư 3 được xây dựng từ m• Gray dịch vòng đi 3 hàng: theo bảng 2-3 số 0 là 0010 tương ứng số 3 m• Gray, số 1 là 0100, số 12 là 1000 tương ứng số 15 m• Gray, số 13 là 0000 tương ứng số 0 m• Gray, số 15 là 0011 tương ứng số 0 m• Gray. Bảng 2-4 m• BCD dư 3 2.2.4 M• ASCII Bảng 2-5 M• ASCII M• ASCII (Amercan National Standard Code for Information Interchange) dùng để trao đổi tin tức theo tiêu chuẩn quốc gia Hoa kỳ. M• thường được sử dụng cho các thiết bị thông tin và máy tính, để m• hoá cho các chữ số và các chữ cái. M• ASCII gồm 8 bit, trong đó 7 bit biểu thị tin tức, 1 bit parity (kiểm tra chẵn lẻ, phát hiện lỗi trong thông tin). M• 7 bit tin tức m• hoá được 27=128 từ m•. Để m• hoá được nhiều hơn (cả các ký hiệu như: ?,?, ), sử dụng m• ASCII mở rộng (extended ASCII). Bộ m• này có thể m• hoá được: 28=256 từ m•. Bảng 2-5 là một số từ m• ASCII cho các ký tự là chữ cái từ A đến Z, các chữ số và một số dấu, tương ứng với các số trong hệ bát phân octal (bát phân ) và hệ hex. Ví dụ đoạn m• 1001000 1000101 1001100 1010000 tương ứng với các số trong hệ Hex là 48 45 4C 50 có các ký tự là H E L P. 18
2.2.5 Mối liên hệ giữa m• BCD và ASCII Trong các bộ vi xử lý thế hệ mới có đồng hồ thời gian thực RTC để duy trì thời gian kể cả khi tắt nguồn, m• BCD dùng để cung cấp thời gian dưới dạng số. Tuy nhiên để hiển thị các số này phải chuyển sang m• ASCII. Trêm bàn phím, các số BCD cũng phải được chuyển sang m• ASCII. Để chuyển m• BCD sang ASCII, trước hết chuyển BCD dạng nén sang không nén rồi mới chuyển sang ASCII. Chương 3 Đại số lôgic và các cổng lôgic Đại số Bun (Boole) thực hiện các phép tính trong hệ đếm cơ số 2 là cơ sở toán học để thực hiện phân tích và thiết kế các mạch số. Hai trạng thái của các chuyển mạch điện tử như: đóng-ngắt, tắt-mở, mức cao-mức thấp, tương ứng với các kết quả tính toán lôgic: đúng-sai, không-có thể hiện qua hai số 0 và 1 trong đại số Bun. Đại số Bun còn được gọi là đại số lôgic, mạch số gọi là mạch lôgic. Các phép toán cơ bản trong đại số lôgic là cộng (OR), nhân (AND) và phép phủ định hoặc đảo (NOT). Các hàm và các biến trong đại số lôgic nhận một trong hai giá trị 0 và 1. Các giá trị kết quả hàm ra tương ứng với các biến vào trong các phép toán được liệt kê thành các bảng gọi là bảng sự thật hay bảng trị chân lý (Truth table). Trong mạch số, các mức lôgíc được biểu hiện qua các mức điện áp cao hoặc thấp. Ví dụ quy ước mức cao (H) là 5v, mức thấp (L) là 0v. Thực tế trong thiết kế và trong các sổ tay tra cứu linh kiện số thường sử dụng lôgíc dương, mức cao tương ứng với lôgíc 1, mức thấp tương ứng lôgíc 0. 3.1 Các phép tính cơ bản trong đại số lôgic 3.1.1 Phép tính cộng và cổng lôgic OR Phép cộng hay còn gọi là phép toán tuyển: X=A+B Bảng chân lý của cổng OR như sau: Kết quả trạng thái ra nhận giá trị 1 khi một trong các đầu vào hoặc cả hai đầu vào có giá trị 1. Cổng OR có thể có nhiều đầu vào. Ví dụ sau đây là cổng 3 đầu vào: Thông thường một số cổng OR được tích hợp vào trong 1 IC, ví dụ IC cổng OR thông dụng: 19
3.1.2 Phép tính nhân và cổng lôgic AND Phép nhân hay phép hội: Bảng chân lý và ký hiệu của cổng AND như sau: X=A.B Trạng thái ra chỉ nhận giá trị 1 khi đồng thời các giá trị vào là 1. AND cũng có thể có nhiều đầu vào: Ví dụ IC cổng AND thông dụng: 3.1.3 Phép tính phủ định (đảo) và cổng lôgic NOT Phép tính phủ định: 3.1.4 Cổng NOR Cổng NOR thực hiện phép tính phủ định của OR: 3.1.5 Cổng NAND Cổng NAND thực hiện phép tính phủ định của AND: Ví dụ IC cổng NAND thông dụng: 3.1.6 Cổng XOR (Exclusive OR- hoặc tuyệt đối) Cổng XOR còn gọi là cổng trái dấu, thực hiện phép tính cộng môđun hai: Đầu ra nhận giá trị 1 khi các đầu vào không cùng trị số. 3.1.7 Cổng XNOR Cổng XNOR còn gọi là cổng tương đương thực hiện phép tính phủ định của môđun hai : Đầu ra nhận giá trị 1 khi các đầu vào có cùng trị số. 20
Một số loại ICcổng lôgic thông dụng: Ký hiệu cổng theo chuẩn IEEE (institute of electrical and electronics engineers-H?c Vi?n k? ngh? éi?n và éi?n T?): 3.2 Các phương pháp biểu diễn hàm lôgíc Trong đại số lôgíc, hàm n biến y = f(x1, x2, xn) và các biến x1, x2, xn đều có thể nhận một trong hai giá trị 0 hoặc 1. Các giá trị không xác định (hoặc 1, hoặc 0) ký hiệu là x hoặc (-). Với n biến, tồn tại 2n tổ hợp biến nhận hai giá trị 0 và 1 nên có thể tạo hàm: số hàm 1 biến có thể là 4, số hàm 2 biến có thể là 16, Có một số cách biểu diễn hàm là: bằng bảng sự thật (trị chân lý), bằng hình học, bằng biểu thức đại số và bìa Các nô (Karnaugh). 3.2.1Biểu diễn hàm qua bảng chân lý Bảng chân lý tương ứng n biến vào bao gồm n cột biến và 1 cột hàm. Các hàng tương ứng 2n tổ hợp biến. Ví dụ bảng chân lý của hàm Y có 2 biến vào X1, X2 như sau: Phương pháp biểu diễn hàm này dễ nhìn nhưng cồng kềnh, đặc biệt với các hàm nhiều biến. 3.2.2 Biểu diễn hàm bằng hình học Giá trị hàm được thể hiện trên 2n điểm của trong không gian n chiều tương ứng với các tổ hợp biến có thể có. Ví dụ sau đây là các không gian hàm 1 biến (hình a), 2 biến (hình b) và 3 biến (hình c): Phương pháp biểu diễn này càng phức tạp khi số biến càng nhiều. 3.2.3 Biểu biểu diễn hàm qua biểu thức đại số Có hai cách biểu diễn hàm: - Hàm tổng chuẩn đầy đủ còn gọi là chuẩn tắc tuyển đầy đủ. Hàm ra bằng tổng các tích đầy đủ các biến vào. - Hàm tích chuẩn đầy đủ còn gọi là chuẩn tắc hội đầy đủ. Hàm ra bằng tích các tổng đầy đủ các biến vào. Cách viết hàm tổng chuẩn đầy đủ như sau: 21
Hoặc Cách viết hàm tích chuẩn đầy đủ như sau: Hoặc Trong trường hợp tồn tại các giá trị không xác định x: - Hàm tổng chuẩn đầy đủ được viết: với N=1,4. trong đó 1 và 4 là giá trị thập phân của các tổ hợp biến tương ứng với nó, hàm không xác định. - Hàm tích chuẩn đầy đủ được viết: với N =1,5, trong đó 1 và 5 là giá trị thập phân của các tổ hợp biến tương ứng với nó, hàm không xác định. 3.2.4 Biểu diễn hàm bằng bảng Karnaugh Hàm 2 biến Ví dụ bảng trạng thái và bảng Karnaugh hai biến vào: Bảng Karnaugh gồm 4 ô, hàm f nhận giá trị 1 tại và + , và nhận giá trị 0 tại các ô còn lại: Như vậy, bảng Karnaugh được xây dựng từ các hàng và các cột tương ứng là các tổ hợp biến vào. Số hàng và cột như nhau nếu số biến chẵn, khác nhau một biến nếu số biến lẻ. Hàm 3 biến Ví dụ hàm 3 biến: Có thể bố trí số cột nhiều hơn hàng một biến và theo thứ tự khác: Hàm 4 biến Ví dụ hàm 4 biến: Có thể sắp xếp các tổ hợp biến theo thứ tự khác: 3.3 Một số quy tắc và định luật cơ bản trong đại số lôgíc 3.3.1 Quy tắc với các hằng số 22
Phép nhân: 0.0=0; 1.0=0; 0.1=0; 1.1=1 Phép cộng: 0+0=0; 1+0=1; 0+1 =1; 1+1=1 Phép phủ định: ; 3.3.2 Quy tắc đối với hàm số một biến Phép nhân: 0.X=0; 1.X=X; X.X.X =X; Phép cộng: 0+ X = X; 1+ X =1; X + X+X+ = X; Phép phủ định: 3.3.3 Quy tắc đối với hàm số 2 hoặc nhiều biến Định luật giao hoán: X1 . X2= X2 . X1; X1 + X2= X2 + X1 Định luật kết hợp: X1 . X2 .X3= X1 . (X2 .X3)= (X1 . X2) .X3 X1 + X2 +X3= (X1 + X2) +X3= X1 + (X2 +X3) Định luật phân phối: X1 ( X2 +X3)= X1 . X2+ X1 . X3 X1 + X2 .X3=(X1 + X2) (X1 + X3) Định luật hấp thụ (luật nuốt): X1 + X1 .X2= X1 X1 ( X1 +X2) = X1 Định lý DeMorgan: 3.4 Tối thiểu hóa hàm lôgíc Giống như các mạch tương tự, cũng có hai phương pháp áp dụng cho mạch số là phân tích và tổng hợp mạch. Trong công nghệ chế tạo, các mạch số đ• được chế tạo dưới dạng các vi mạch tổ hợp (IC) với độ tích hợp theo cấp độ: nhỏ (SSI), vừa (MSI), lớn (LSI) và rất lớn (VLSI). Tuỳ theo cấp độ mà cần phải có biện pháp kỹ thuật cụ thể để tối ưu hoá quá trình chế tạo. Trước khi thiết kế các mạch số đơn giản, thường thực hiện rút gọn các hàm lôgíc về dạng đơn giản nhất gọi là tối thiểu hoá hàm lôgíc. Đối với cấp độ cao, mức độ tổ hợp rất lớn kết hợp công nghệ hiện đại, vấn đề tối thiểu hoá hàm lôgíc không còn quan trọng nữa. Tối thiểu hàm lôgíc bằng một số phương pháp cơ bản như: phương pháp đại số, phương pháp Quine-Mc.Cluskey, phương pháp bìa Karnaugh. 3.4.1 Phương pháp đại số Tối thiểu hàm lôgíc bằng phương pháp đại số là sử dụng các quy tắc các định luật cơ bản để rút gọn trực tiếp hàm biểu diễn dưới dạng đại số. Ví dụ: Hàm này bao gồm ba phép phủ định, ba phép nhân và phép cộng ba số hạng 23
áp dụng định luật phân phối: =1 nên: Theo luật phân phối: Kết quả ta được hàm lôgíc đơn giản, chỉ bao gồm ba phép tính: cộng, phủ định và nhân. 3.4.2 Phương pháp bìa Karnaugh Thực hiện các bước như sau: Nhóm 2n loại được n biến Phương pháp tối thiểu hoá hàm tích chuẩn cũng tương tự hàm tổng chuẩn. Khi sử dụng bảng Karnaugh thì thực hiện nhóm tổng cực tiểu các ô mà hàm có trị số bằng 0. Hàm tối thiểu là tích các tổng cực tiểu. Các trạng thái không xác định X được sử dụng cho nhóm cả hai giá trị 0 và 1. Các cách nhóm khác: Có thể nhóm 1 ô nhiều lần, nhóm các ô đối xứng: 3.5 Mô tả và thực hiện hàm lôgic bằng mạch lôgic 3.5.1 Mô tả hàm lôgic bằng mạch lôgic Các cổng lôgic là các phần tử mạch lôgic cơ bản, thực hiện các phép tính cơ bản. Một hàm lôgic có thể thực hiện qua nhiều phép tính nên có thể đựơc mô tả bằng mạch lôgic liên kết giữa các cổng lôgic. Ví dụ: Mạch lôgic thực hiện các phép tính AND: A.B và OR: (A.B)+C: Mạch lôgic thực hiện các phép tính OR: A+B và AND: (A+B).C: Như vậy, một hàm lôgic biểu diễn dưới dạng đại số bất kỳ đều có thể mô tả được bằng một mạch số gồm các cổng lôgic Ví dụ: hàm được thực hiện bằmg mạch lôgic: Khi đ• biết sơ đồ mạch lôgic, bài toán phân tích mạch là tìm các hàm lôgic ra theo các biến vào. Trong một số trường hợp cần phải chỉ ra dạng sóng theo thời gian tại các điểm trong sơ đồ. 24
Để viết được hàm, bước đầu tiên là xác định các hàm trung gian theo các biến vào của các cổng lôgic tính từ đầu vào. Hàm ra là hàm đầu ra của cổng lôgic cuối cùng. Trong ví dụ trên đây, các hàm trung gian sau các cổng AND là: và hàm ra là đầu ra của cổng OR ba đầu vào cuối cùng. Một dạng phân tích mạch khác là viết hàm lôgic thực hiện mạch đ• cho, sau đó tối thiểu hoá và xây dựng lại sơ đồ lôgic đơn giản hơn. Theo các phép tính và các định luật cơ bản trong đại số lôgic, các cổng lôgic, các mạch lôgic có thể có các dạng biểu diễn khác nhau. Sau đây là một số cách biểu diễn khác của các cổng lôgic: Ví dụ một mạch lôgic thực hiện các hàm ra X, Y theo các biến vào: A, B, C thực tế sử dụng các IC: một IC cổng NOT-7404 là U3 và hai IC cổng NAND-7400 là U1 và U2: 3.5.2 Mô tả hàm lôgic bằng các cổng NAND và NOR Một hàm lôgic có thể được thực hiện bằng các cổng lôgic cơ bản: AND, OR, NOT. Tuy nhiên, trong kỹ thuật, để tối ưu hoá công nghệ, giảm giá thành, mạch lôgic có thể được thực hiện duy nhất bằng một phần tử NAND hoặc NOR: Ví dụ các phép toán thực hiện bằng NAND: Các phép toán thực hiện bằng NOR: Chương 4 Các chuyển mạch điện tử Các chuyển mạch điện tử (CMĐT) sử dụng các linh kiện bán dẫn trong các mạch số gồm các điốt, BJT, FET. Các linh kiện này thường được chọn sao cho có tính tác động nhanh cao thường là các phần tử có độ linh động dẫn điện lớn, tính quán tính thấp, những ảnh hưởng của các tham số ký sinh nhỏ. Trong các mạch xung - số, các phần tử tích cực thường làm việc ở chế độ khoá (chế độ chuyển mạch), chuyển đổi giữa hai trạng thái tương đương với một khoá ở hai vị trí đóng và ngắt. Các trạng thái này tương ứng với hai giá trị rời rạc trong phép tính lôgíc là 1 và 0. 4.1 Chế độ khoá của điốt bán dẫn Khi điện áp ngoài uD đặt vào điốt, nồng độ các phần tử mang điện ở hai bên lớp nghèo thay đổi theo hàm mũ với điện áp, tạo ra dòng điện iD theo công thức: 25
(4.1) Trong đó Is gọi là dòng điện b•o hoà, phụ thuộc vào nồng độ tạp chất Donor và Axépto và nhiệt độ. Giá trị của Is trong các điốt rời rạc Si thường nằm trong khoảng 10-8A đến 10-14A, trong các điốt trong IC khoảng 10-16A Hệ số ? là hệ số phát xạ nhận giá trị giữa 1 và 2 đối với Sillicon, nhận xấp xỉ 1 đối với Germanium và Gallium arsenide (GaAs). Hệ số này phụ thuộc nhẹ vào độ rộng lớp nghèo và tiết diện tiếp giáp. Hệ số phát xạ ? tính đến bất kỳ sự tái hợp của lỗ trống và điện tử khi khuếch tán qua tiếp giáp phân cực thuận. Giá trị ? phụ thuộc vào kích thước điốt, vào chất bán dẫn,vào biên độ dòng điện thuận và vào giá trị Is. Đối với các điốt rời rạc Si làm việc ở dòng điện khoảng 10 mA hoặc nhỏ hơn, ? ?2, Với các điốt trong IC hoặc làm việc ở các dòng điện lớn hơn thì ? ?1. Đặc tính V-A trên hình 4-1a. Hình 4-1 Kí hiệu và đặc tính V-A của điốt bán dẫn Đặc tính gồm các vùng: - Vùng phân cực thuận (uD và iD đều dương), dòng điện phụ thuộc vào điện áp theo hàm mũ. Dòng b•o hoà rất nhỏ nên có thể bỏ qua: (4.2) Trong vùng phân cực thuận, khi uD còn nhỏ thì dòng điện qua điốt rất nhỏ, khi uD tăng thì iD tăng theo và bắt đầu tăng mạnh và rất lớn khi uD ? Uf. Điện áp Uf được gọi là điện áp “mở” điốt, giá trị khoảng 0,2 V- 0,3 V đối với Ge, khoảng 0,5 V – 0,8 V đối với Si, khoảng 0,9 V- 1,0 V với GaAs. ở trạng thái mở, dòng điện qua điốt rất lớn, điện áp bằng Uf. - Vùng phân cực ngược (uD âm). Thành phần hàm mũ giảm rất nhanh, dòng điện chỉ còn: (4.3) Dòng điện có chiều ngược với dòng khi phân cực thuận, trị số bằng dòng b•o hoà Is rất nhỏ, hầu như không phụ thuộc vào điện áp. Trạng thái làm việc của điốt trong vùng này được gọi là “tắt”. Trong thực tế dòng điện ngược có thể lớn hơn Is do dòng rò và hiện tượng tái hợp thứ cấp, tuy nhiên giá trị của nó vẫn rất nhỏ so với dòng thuận. Dòng điện này phụ thuộc nhiều vào nhiệt độ, khi nhiệt độ tăng thì dòng tăng do quá trình tạo cặp điện tử-lỗ trống tăng. Điện áp ngược lớn vượt quá giá trị cho phép U0 sẽ xảy ra hiện tượng đánh thủng và dẫn đến phá hủy điốt do dòng điện tăng đột ngột. U0 là một tham số tới hạn cần thiết cho một điốt bất kỳ. Do dòng điện qua điốt rất lớn khi phân cực thuận và rất nhỏ khi phân cực ngược nên nó có tính chất dẫn điện một chiều vì vậy mà nó còn được gọi là “van điện”. 26
Điốt lý tưởng có điện trở thuận bằng 0?, tương đương ngắn mạch. Khi phân cực ngược, điện trở ngược bằng ??, tương đương hở mạch. Đặc tính V-A của điốt lý tưởng có vùng phân cực ngược không khác điốt thực, vùng phân cực thuận trùng với nửa dương trục iD Hình 4-2 Đặc tính V-A điốt lý tưởng Thực tế, khi phân cực thuận điốt có điện trở thuận giá trị nhỏ (4.4) Trong đó UT là điện áp nhiệt , ở nhiệt độ trong phòng (khoảng 3000 K) điện áp này khoảng 25mV. Như vậy, điốt thực tế khi phân cực thuận tương đương với mạch điện tuyến tính gồm điện áp một chiều Uf và điện trở rD. Khi phân cực ngược điốt tương đương hở mạch. Đặc tuyến V-A có thể tuyến tính hoá như trên hình 4-1b. Tất cả các điốt bán dẫn dựa trên nguyên tắc tiếp giáp PN hoặc tiếp giáp kim loại-bán dẫn (Schottky) đều có đặc tính van điện. Với điốt Schottky, điện áp mở điốt nhỏ hơn điốt PN Sillicon (chỉ khoảng 0,3V). Dòng điện ngược b•o hoà của điốt Schottky lớn hơn điốt PN nhưng tốc độ chuyển trạng thái phân cực thuận-ngược nhanh hơn, tạp âm và điện áp thăng giáng nhỏ hơn. Điốt làm việc ở chế độ chuyển mạch (chế độ khoá) là chuyển trạng thái từ tắt (phân cực ngược) sang mở (phân cực thuận). Khi phân cực thuận, dòng điện qua điốt chủ yếu là dòng khuếch tán các phần tử đa số (hạt đa số), mật độ tích luỹ các phần tử thiểu số (hạt thiểu số) tương đối lớn. Ngược lại khi phân cực ngược, dòng qua tiếp giáp là dòng trôi các hạt thiểu số, mật độ tích luỹ các hạt thiểu số ở hai phía rất nhỏ. Quá trình chuyển trạng thái làm mật độ các hạt thiểu số thay đổi theo phải mất một khoảng thời gian trễ. Do tính quán tính của các phần tử mang điện và điện dung tiếp giáp mà thời gian chuyển trạng thái bị trễ. Mạch khoá điện tử sử dụng điốt, điều khiển bằng xung vuông có biên độ U, trên hình 4-3. Hình 4-3 Mạch khoá điốt Khoá điốt lý tưởng, không trễ: khoảng thời gian từ 0 đến t1, điốt mở do điện áp vào dương, dòng điện qua điốt và tải là +U/Rt. Khi t >t1, điốt tắt, dòng qua điốt bằng 0 (IS ? 0). Sau thời điểm t1, do tích luỹ các hạt thiểu số còn lớn khi phân cực thuận trước đó, dòng ngược qua điốt lớn, cực đại bằng –U/Rt. Khoảng thời gian T1 là để giải phóng các hạt thiểu số và T2 là trễ hồi phục trạng thái ổn định khi điốt tắt (iD=-IS) gây ra do điện dung tiếp giáp CAK. Thời gian T1 thông 27
thường khoảng 0,1?s (càng lớn khi U/Rt càng lớn). Thời gian T2 bằng vài lần T1. Để giảm bớt thời gian trễ, thường chọn loại điốt (switching diode) có thời gian tích luỹ các hạt thiểu số nhỏ và mắc một tụ điện song song với điốt có trị số tương đương điện dung tiếp giáp (khoảng hàng pF). 4.2 Chế độ khoá của BJT BJT có ba trạng thái làm việc: cắt dòng, tích cực và b•o hoà. BJT làm việc chế độ khoá là chuyển mạch giữa b•o hoà, tương đương khoá đóng và cắt dòng, tương đương khoá ngắt. Sơ đồ khoá đơn giản nhất sử dụng BJT loại NPN là sơ đồ mắc theo kiểu Êmitơ chung có hệ số KĐ công suất lớn nhất (hình 4-4a). I. Trạng thái cắt dòng Cả hai tiếp giáp của BJT hoặc không phân cực hoặc phân cực ngược. Điểm làm việc nằm trong vùng I hình 4-4b. Khi dòng điện bazơ iB=0, dòng côlếctơ (4.5) Khoá lý tưởng có ICB0= 0, dòng điện bằng 0 Điện áp CE: , (4.6) điện áp là cực đại Hình 4-4 Khoá điện tử sử dụng BJT Điểm cắt dòng là điểm M trên đường tải hình 4-4b BJT ở trạng thái cắt dòng tương đương khoá điện ngắt (OFF) II. Trạng thái b•o hoà ở trạng thái b•o hoà, cả hai tiếp giáp của BJT đều phân cực thuận. Điểm làm việc nằm trong vùng III hình 4-4b. Khi dòng điện bazơ iB=IBbh, dòng côlếctơ: , dòng điện cực đại (4.7) Điện áp CE: (4.8) Khoá lý tưởng có UCEbh = 0 , điện áp bằng 0 Khi chọn khoá BJT sử dụng trong mạch xung, chú ý đến hai tham số: ICBO và UCebh, các tham số này càng nhỏ càng tốt. Điểm b•o hoà là điểm N trên đường tải hình 4-4b BJT ở trạng thái b•o hoà tương đương khoá điện đóng (ON) Các đồ thị hình 4-5 là hoạt động của khoá BJT làm việc với xung vuông điều khiển đầu vào. Hình 4-5 Đồ thị thời gian biểu diễn hoạt động của khoá BJT 28
Khoảng thời gian từ 0 đến t1 xung vào âm, BJT cắt dòng: dòng điện côlếctơ , điện áp , khoá ở trạng thái OFF Khoảng thời gian từ t1 đến t3 xung vào dương, BJT b•o hoà. Khoảng thời gian từ t1 đến t2 là thời gian chuyển trạng thái: cắt dòng - tích cực - b•o hoà (điểm làm việc trôi từ M sang N), khoá ở trạng thái ON Sau thời điểm t3, xung vào âm, BJT lại chuyển từ b•o hoà sang cắt dòng. Từ t3 đến t4 là giai đoạn ra khỏi b•o hoà và t4 đến t5 là chuyển trạng thái: b•o hoà - tích cực – cắt dòng. Để giảm nhỏ thời gian chuyển mạch, thực hiện điều khiển bằng xung vuông có sườn tại các thời điểm t1 và t3 dốc và giảm bớt trễ do các phần tử mạch gây ra bằng cách lắp thêm tụ tăng tốc CB trị số nhỏ (hàng pF) song song với RB(hình 4-4a). Để giảm thời gian trễ khi ra khỏi trạng thái b•o hoà, thực hiện mạch hạn chế điện áp BC để BJT khỏi rơi sâu vào chế độ b•o hoà (hình 4-6). Mạch hạn chế gồm điốt D nối tiếp với nguồn một chiều có điện áp khoảng 0,3V, tương đương điện áp b•o hoà mắc giữa hai cực B,C đảm bảo điểm làm việc của BJT không rơi sâu vào vùng b•o hoà. Hình 4-6 Mạch hạn chế thời gian b•o hoà Để nâng cao độ tin cậy khi chuyển mạch có thể mắc thêm vào mạch bazơ một hoặc một số điốt hoặc bộ phân áp R1R2 (hình 4-7). Điện trở R2 có tác dụng phân dòng, thoát dòng ngược ICB0 của tiếp giáp BC để BJT cắt dòng chắc chắn. Hình 4-7 Biện pháp nâng cao độ tin cậy khoá BJT Như vậy nếu đầu vào tác động một xung điện áp dương (t1 đến t3), đầu ra sẽ nhận được xung điện áp dương giảm tương đương một xung âm. Khoá thực hiện đảo pha xung nên còn được gọi là phần tử đảo. Trong thực tế, các khoá BJT được chế tạo dưới dạng CMĐT chuyên dụng có sẵn phân áp R1R2, trị số như nhau 10 k? hoặc 47 k? như loại khoá ngược (loại NPN) C114, khoá thuận (loại PNP) A114, Như khoá điốt, trên cơ sở tiếp giáp kim loại-bán dẫn, mạch số có thể sử dụng trazito Schottky để nâng cao tính tác động nhanh và khả năng chống nhiễu. Trong các mạch số thực tế, BJT làm việc như một khoá điện (switch) có hai trạng thái: cắt dòng- ngắt (open), b•o hoà- đóng (close). Điện áp ra chuyển giữa hai mức VDD và VSS: 29
Khi khoá đóng thì điện áp ra bằng VDD, khi khoá ngắt thì điện áp ra bằng Vss. Điện áp nguồn VDD dương hơn Vss. 4.3 Chế độ khoá của FET 4.3.1 Khoá NMOS FET có 3 chế độ làm việc: cắt dòng, triốt và dòng không đổi. Mỗi loại FET khác nhau sẽ làm việc ở các chế độ tương ứng với các mức điện áp uGS và uDS khác nhau. Với MOSFET kênh dẫn N gọi tắt là NMOS: Vùng cắt dòng khi uGS UTR (uGS dương hơn UTR) và 0 UTR và uDS= (uGS- UTR): iD= K(uGS- UTR)2 (4.11) Vùng dòng không đổi còn gọi là vùng tích cực. Trong các mạch tương tự, FET thường làm việc ở vùng này. Trong mạch số, khoá FET sẽ làm việc chuyển chế độ cắt dòng và chế độ triốt (còn gọi là chế độ ohmic - chế độ điện trở). Hình 4-8 Khoá NMOS Khoá sử dụng FET về cơ bản giống BJT. Hình 4-8a là một ví dụ mạch khoá NMOS. Trên đồ thị hình 4-8b, chế độ cắt dòng nằm dưới đường uGS=UTR(trục hoành), chế độ triốt nằm phía trên đường parabôn ứng với uDS=uGS-UTR. Trên đường tải, điểm làm việc dịch chuyển từ M (cắt dòng) đến các điểm phía trên N (triốt). Có một số đặc điểm khác cơ bản giữa các khoá sử dụng BJT và FET: Mạch khoá BJT cần điện trở RB để hạn chế dòng bazơ, điện trở này dùng để biến đổi điện áp vào thành dòng điện và giữ cho điện áp uBE? Uf. Mạch dùng FET không cần có điện trở giữa nguồn và đầu vào FET vì iG=0 (trở kháng vào rất lớn), điện áp nguồn un=uv=uGS Khi điện áp đầu vào nhận mức cao: BJT loại NPN b•o hoà, điện áp ra UCbh?0,2V?0, còn N-MOS FET làm việc ở chế độ triốt. Trong vùng này, điện áp uDS có thể nhận giá trị bất kỳ trong khoảng: 0 <uDS< (uGS- UTR) tùy thuộc RD. Ví dụ Mạch hình 4-8a có VDD=12 V, RD=1 k?, UTR=2 V, K= 0,25 mA/V2 30
Khi uv= 0V (uv<UTR), FET làm việc ở vùng cắt dòng iD= 0 và uDS=VDD=12V. Khi uv =uGS =12V, FET làm việc ở vùng triốt iD= K(2(uGS- UTR)uDS-u2DS)=0,25.10-3[2(12-2)uDS-u2DS] Tại cửa ra: VDD=iD.RD+uDS ? 12= 103. 0,25.10-3[2(12-2)uDS-u2DS]+uDS ? u2DS- 24uDS+ 48=0 Giải phương trình bậc hai được hai gá trị của uDS là 2,2V và 21,8 V. Chọn giá trị 2,2V thoả m•n: 0 <uDS< (uGS- UTR). Dòng cực máng tương ứng: Như vậy hai trạng thái khoá FET là tương ứng các dòng điện và điện áp như sau: Khoá ngắt: iD= 0 và uDS=12V Khoá đóng: iD= 9,8mA và uDS=2,2V. Các khoá tranzitor làm việc với mức điện áp cao thường được mắc thêm điốt hạn chế. Ví dụ hình 4-9 là khoá NMOS ký hiệu NUD3048 có thể làm việc với mức điện áp 100V. Cửa vào sử dụng các điốt zêne và cửa ra sử dụng điôt hạn chế xung điện áp âm để bảo vệ khoá. Hình 4-9 Khoá NUD3048 Trong các khoá công suất lớn thông dụng thường được mắc sẵn các mạch hạn chế biên độ hoặc hạn chế xung điện áp âm sử dụng điốt thường hoặc điốt zêne song song với DS. ví dụ hình 4-10 là một khoá NMOS có hạn chế DS bằng điốt zêne Hình 4-10 STP10NB50 4.3.2 Khoá CMOS Khoá CMOS (Complementary MOS) gồm hai khoá NMOS và PMOS ghép với nhau (hình 4-11a). Khoá CMOS thường được chế tạo như phần tử đảo với NMOS và PMOS có các tham số giống nhau: cùng tham số K, điện áp ngưỡng có giá trị tuyệt đối như nhau, đặc tuyến truyền dẫn đối xứng (hình 4- 11c). 31
Hình 4-11a là khoá CMOS làm việc với hai mức thấp 0V và mức cao Vdd. Hình 4-11b là đặc tuyến truyền đạt điện áp, biểu diễn các trạng thái tương ứng của các khoá MOS Hoạt động của khoá như sau: Khi uv=0. Điện áp uGS1=0 UTR Điện áp uGS2=uv -Vdd= -0,5Vdd 2UTR thì cả Q1 và Q2 đều làm việc chế độ tích cực Điện áp ra ur = 0,5Vdd Khi uv=Vdd Điện áp uGS1= Vdd> UTR, NMOS mở Điện áp uGS2=uv -Vdd=0>-UTR, PMOS cắt dòng nên iD2=0 Q1 rơi vào vùng triốt do iD1= iD2= 0 khi uDS1=0, Điện áp ra: ur = uDS1= 0 uv= Vdd ? ur = 0 (mức thấp) Hình 4-11 Khoá CMOS Khoá CMOS làm việc tốt hơn khoá NMOS vì hàm truyền của nó gần với lý tưởng hơn, mức cao và thấp rõ ràng hơn, trong khi NMOS phụ thuộc vào giá trị RD. Cả hai trạng thái thấp và cao, các dòng điện: iD1= iD2= 0, và chỉ đạt cực đại khi qua trạng thái trung gian uv= 0,5Vdd, nên khoá tiêu thụ năng lượng rất nhỏ. Trong các mạch số thực tế, khóa CMOS làm việc với hai mức điện áp Vss-lôgic 0 và VDD-lôgic 1. Ví dụ cổng NOT sử dụng CMOS: với các điện áp vào hai mức Vss-lôgic 0 và VDD-lôgic 1 thì PMOS (Tr1) và NMOS (Tr2) sẽ luân phiên nhau: đóng (triốt) và ngắt (cắt dòng), đầu ra nhận hai giá trị nghịch đảo của đầu vào: Chương 5 Các họ vi mạch số 32
5.1 Khái niệm và phân loại 5.1.1 Khái niệm Các vi mạch (IC) số được tích hợp từ các linh kiện bán dẫn lưỡng cực hoặc đơn cực nên được chia thành hai loại: họ các mạch lôgíc lưỡng cực và họ các mạch lôgíc đơn cực. Thành phần chính trong các IC lôgíc lưỡng cực là điện trở, điốt và BJT. Các họ lôgíc lưỡng cực gồm: -Lôgíc điện trở tranzito RTL (resistor-transistor logic) -Lôgíc dùng tranzito ghép trực tiếp DCTL (direct coupled transistor logic) -Lôgíc tiêm dòng I2L (integrated injection logic) -Lôgíc dùng tranzito-điốt DTL (diode transistor logic) -Lôgíc ngưỡng cao HTL (high threshold logic) -Lôgíc dùng tranzito-tranzito TTL (transistor-transistor logic) -Lôgíc Shottky TTL -Lôgic ghép êmitơ chung ECL (emitter coupled logic) Các họ lôgic đơn cực sử dụng công nghệ MOS gồm: -Lôgic PMOS sử dụng toàn các MOSFET kênh dẫn P -Lôgic NMOS sử dụng toàn các MOSFET kênh dẫn N -Lôgic CMOS sử dụng các MOSFET kênh dẫn P và kênh dẫn N kết hợp. 5.1.2 Phân loại Các vi mạch số có thể được phân loại theo công nghệ chế tạo hoặc theo mức độ tích hợp * Theo công nghệ chế tạo chia thành ba loại chính như sau: - Vi mạch bán dẫn khối rắn: được chế tạo từ một cơ sở là khối bán dẫn đơn tinh thể, rắn (thường là Silíc) bằng các công nghệ quang khắc và khuếch tán gồm các bước cơ bản sau: Từ phiến đế Si gọi là chất nền người ta phủ lên nó một lớp ôxít cách điện SiO2bằng phương pháp ôxy hoá bề mặt nhờ nhiệt độ cao. Mạch in được chụp và thu nhỏ tạo thành các khuôn sáng đặt lên bề mặt lớp ôxít, chiếu ánh sáng vào để in mạch lên khối bán dẫn. Thực hiện ăn mòn bằng hoá chất tạo ra mặt nạ (mask). Bước tiếp theo, khối bán dẫn đ• in mạch được đưa vào môi trường bốc bay các chất bán dẫn cần ghép, thực hiện khuếch tán các chất này vào các vị trí mạch theo thiết kế. Các quá trình công nghệ như vậy được lặp lại để tạo ra các tiếp giáp, mạch in, MOS, trên cùng một phiến đế, với độ tích hợp các linh kiện cao - Vi mạch tích hợp màng mỏng, màng dày: Tạo mặt nạ trên phiến đế là chất cách điện để lắng đọng các vật liệu, hình thành mạch in, điện trở, tụ điện, cuộn dây. Các linh kiện khác như điốt, tranzito được chế tạo thông thường, 33
có khích thước nhỏ. Độ tích hợp của các vi mạch theo công nghệ này cũng rất cao, nhưng khả năng chịu tải tốt hơn vi mạch khối rắn nên được sử dụng chủ yếu trong các IC chuyên dụng, chất lượng cao. -Vi mạch lai: kết hợp hai công nghệ khối rắn và màng mỏng màng dày, có thể ghép nối được nhiều khối đơn tinh thể bán dẫn trên cơ sở công nghệ khối rắn theo công nghệ màng mỏng màng dày thực hiện các chức năng khác nhau. Với công nghệ này có thể tạo ra được các IC đa chức năng, công suất cao vì có thể phối ghép được với các linh kiện rời có công suất làm việc lớn. * Theo mức độ tích hợp các cổng lôgíc hoặc các linh kiện tích cực, vi mạch số được chia thành các loại sau: 5.2 Các đặc tính cơ bản của vi mạch số 1. Mức lôgíc Mức lôgíc là giá trị điện áp danh định quy định cho lôgíc 0 và 1. Mức này được các nhà chế tạo đưa ra, thường là giá trị cho phép lớn nhất và nhỏ nhất của các mức lôgíc 0 và 1. 2.Tốc độ làm việc Tốc độ làm việc thể hiện qua thời gian trễ lan truyền (truyền đạt) của tín hiệu số qua mạch. Thời gian trễ được tính từ mức 50% điện áp vào và ra khi chuyển trạng thái từ cao (H) sang thấp (L) tpHL và chuyển từ thấp lên cao tpLH. Giá trị trung bình của tpHL và tpLH là thời gian trễ của mạch tpd, tính theo đơn vị ns. Hình 5-1 Trễ thời gian của mạch số 3.Công suất tiêu hao Công suất tiêu hao P0 biểu thị năng lượng tiêu thụ trên vi mạch, là công suất tiêu thụ trung bình giữa hai mức 0 và 1, công suất này càng nhỏ càng tốt. Thông thường công suất tiêu hao trên mỗi vi mạch khoảng vài mW. 4.Các tham số dòng điện và điện áp -Dòng điện vào mức cao, mức thấp: IIH,IIL -Dòng điện ra mức cao, mức thấp: IOH,IOL -Điện áp vào mức cao, mức thấp: VIH,VIL -Điện áp ra mức cao, mức thấp: VOH,VOL -Điện áp cung cấp VCC -Dòng điện cung cấp ICC cho khi ngắn mạch đầu vào và khi điện áp vào ở mức cao. -Dòng điện ngắn mạch cửa ra IOS 5.Nhiễu 34
Nhiều là những tín hiệu điện lạ, những tác động không mong muốn vào mạch Lề nhiễu là giới hạn vùng nhiễu cho phép ở các mức cao hoặc thấp của tín hiệu mà trong đó chưa xảy ra chuyển nhầm trạng thái. Hình 5-2 Lề nhiễu Tính chống nhiễu của vi mạch được đánh giá định lượng thông qua các giá trị lề nhiễu. Mỗi vi mạch được các nhà chế tạo xây dựng đường cong phụ thuộc độ rộng xung nhiễu của lề nhiễu. Đối với mạch lôgíc, tính chống nhiễu càng cao khi xung nhiễu càng ngắn. 6. Nhiệt độ làm việc Nhiệt độ làm việc là dải nhiệt độ cho phép mà vi mạch làm việc ổn định. Dải nhiệt độ làm việc của các IC số thường rất rộng, tuỳ loại. Ví dụ bộ cộng đầy đủ SN54/74LS83A có dải nhiệt độ từ 0 đến 750C với loại 74, từ -550C đến 1250C với loại 54. 7.Khả năng tải vào và ra Tải vào (fan in) là số tải tiêu chuẩn (standard loads) đầu vào đảm bảo làm việc tin cậy. Hầu hết các đầu vào đều có fan in bằng 1. Tải ra (fan out) là số tải đầu ra tiêu chuẩn đảm bảo làm việc tin cậy mà trong đó điện áp ra chưa lệch ra khỏi giá trị cho phép (legal range). Fan out càng lớn càng tốt. Fan in và fan out chỉ áp dụng cho một họ lôgíc. Trường hợp có hai họ lôgic khác nhau thì phải lưu ý đến các giá trị giới hạn của cả hai họ khi ghép nối. 5.3 Các họ vi mạch số 5.3.1 Lôgíc điện trở-tranzito RTL Hình 5-3 là một ví dụ cổng NOR sử dụng RTL. Mạch RTL là mạch số đơn giản và ra đời sớm nhất trong các loại mạch số. Hình 5-3 Mạch NOR - RTL Khi các điện áp vào A, B đều ở mức thấp (L) thì các tranzito cắt dòng, đầu ra Y ở mức cao VCC. Khi một trong các đầu vào ở mức cao (H) thì tranzito tương ứng b•o hoà, đầu ra ở mức thấp. Yêu cầu mức L trên bazơ các tranzito phải đủ để tranzito cắt dòng nên mức L thường phải có giá trị điện áp âm. Đầu vào mức cao cũng phải đủ lớn để tranzito b•o hoà. Mạch RTL này luôn cần có dòng IB cho các tranzito nên còn được gọi là mạch thu dòng (current sinking). Điều này cần đựơc chú ý nhiều khi ghép nối với các phần mạch khác, luôn phải đủ dòng cho tranzito. 35
Lề nhiễu ở mức L từ 0,2V (điện áp UCEbh, điện áp ra mức thấp) đến khoảng 0,5V (điện áp cắt tranzito cửa vào, mức thấp) sẽ là 0,3V. Lề nhiễu mức H tuỳ thuộc tải. 5.3.2 Lôgíc dùng tranzito-điốt DTL (diode transistor logic) Hình 5-4 là một ví dụ cổng NAND sử dụng DTL, mạch gồm các điốt ở cửa vào và tranzito ở cửa ra. Khi cả hai cửa vào đều nhận giá trị cao H, các điốt DAvà DB ở trạng thái ngắt, D1và D2đóng, tranzito ở trạng thái b•o hoà, cửa ra Y nhận giá trị thấp L. Các trường hợp ứng với các đầu vào khác thì D1và D2 đều ngắt, đầu ra Y luôn nhận giá trị cao H. Mạch có cửa ra Y kéo lên nguồn VCC qua linh kiện thụ động Rc được gọi là mạch có cửa ra kéo lên thụ động (passive pull up) Hình 5-4 Cổng NAND sử dụng DTL 5.3.3 Lôgíc dùng tranzito-tranzito TTL (Transistor- Transistor Logic) I. Mạch điện TTL Hình 5-5 Cổng NAND sử dụng TTL Hình 5-5 là một ví dụ cổng NAND sử dụng TTL, các cửa vào và cửa ra đều sử dụng tranzito. Khi cả hai cửa vào đều nhận giá trị cao H, các cực êmitơ của Q1 loại NPN được cung cấp điện áp dương nên Q1 cắt dòng và các điốt cửa vào đều ở trạng thái ngắt, các tranzito Q2 và Q4 đều ở trạng thái b•o hoà, Q3 cắt dòng, đầu ra Y nhận mức điện áp thấp L. Một trong các đầu vào ở mức thấp thì Q1 b•o hoà, các tranzito Q2 và Q4 cắt dòng, Y nhận giá trị điện áp cao H. Đầu ra Y kéo lên nguồn Vccqua tranzito Q3 nên gọi là kéo lên tích cực (active pull up) hoặc mạch Totel pole. Khi cửa ra ở mức thấp, Q3 cắt dòng, không tiêu hao năng lượng nguồn một chiều nên tiêu hao năng lượng chung của mạch thấp hơn loại đầu ra kéo lên thụ động. Nhược điểm chính của mạch là do Q4cắt dòng chậm trong khi Q3 đ• thông, cả hai tranzito đều thông khi đầu ra chuyển từ thấp lên cao (thời gian này tồn tại vài ns). II.Các đặc điểm cơ bản của TTL Các đặc điểm của các IC họ TTL tuỳ thuộc công nghệ chế tạo. Những điểm khác nhau cơ bản của các IC họ TTL là công suất tiêu hao, tốc độ, khả năng tải. * Các IC số họ TTL chuẩn (Standard TTL) đầu tiên có ký hiệu 74 hoặc 54 ví dụ: SN7400, HD5400, các tiền tố là các ký hiệu riêng của h•ng chế tạo: 36
SN của h•ng Texas Instrument Mỹ, HD của h•ng Hitachi Nhật, 74 là các IC thương mại, 54 là các IC cho các thiết bị quân sự Ví dụ SN7400, IC tổ hợp gồm 4 hoặc 2 cổng NAND. Seri 74 làm việc với điện áp nguồn từ 4,75V đến 5,25V, dải nhiệt độ từ 00C đến +700C. Seri 54 làm việc với điện áp nguồn từ 4,5V đến 5,5V, dải nhiệt độ từ -550C đến +1250C. Công suất tiêu hao bình quân mỗi cổng khoảng 10mW, thời gian trễ: tpLH?11ns, tpHL?7ns. Một đầu ra TTL chuẩn có thể điều khiển được khoảng 10 đầu vào khác. *Các loại cải tiến L-TTL bổ sung thêm một số ký hiệu: 74LS – Low power schottky loại sử dụng tranzito schottky, tiêu hao năng lượng nhỏ 74S schottky loại sử dụng tranzito schottky. Loại có sử dụng công nghệ schottky có thể nâng cao được tốc độ làm việc 74AS avalanche schottky loại sử dụng tranzito schottky hiệu ứng thác lũ. Loại IC có sử dụng hiệu ứng thác lũ có thể giảm được các điện dung vào và điện dung ra, tốc độ làm việc cũng được nâng cao (gấp đôi so với loại không sử dụng hiệu ứng thác lũ). 74ALS Avalanche Low power Schottky loại sử dụng tranzito schottky hiệu ứng thác lũ tiêu hao năng lượng thấp 74HC High speed CMOS sử dụng tranzito trường công nghệ CMOS, tốc độ cao. Các chữ cái cuối cùng là công nghệ đóng vỏ. Ví dụ SN74LS00N: SN-h•ng Texas Instrument, seri 74, chức năng: NAND, N: Plastic dual in line- vỏ Plastic. Hình 5-6 là cấu trúc mạch của các cổng NAND trong IC 7400 loại chuẩn, S và LS. Hình 5-6 sơ đồ mạch cổng NAND trong :SN7400, SN74LS00 và SN74S00 III. TTL có đầu ra côlếctơ hở (open collector-O.C) Hình 5-7 là một ví dụ cổng NAND sử dụng TTL đầu ra ra côlếctơ hở. Khi làm việc, đầu ra được mắc với nguồn cấp thông qua một điện trở có trị số nhỏ. Mạch mắc thêm tranzito hở côlếctơ, cách ly giữa đầu ra với tải nên tải ít ảnh hưởng đến chế độ làm việc của các tranzito đầu ra, khả năng tải của mạch được nâng cao. Mạch TTL đầu ra côlếctơ hở có tốc độ làm việc nhanh, chống nhiễu tốt, nhưng tiêu hao năng lượng cao. Hình 5-7 Cổng NAND sử dụng TTL côlếctơ hở 37
5.3.4 Lôgíc ghép êmitơ (Emitter-Coupled Logic ECL) ECL sử dụng bộ khuếch đại vi sai nhiều đầu vào để khuếch đại và tổ hợp các tín hiệu số, đồng thời sử dụng các bộ lặp lại êmitơ để điều chỉnh thành phần một chiều. Hình 5-8 Cổng OR/NOR sử dụng ECL Hình 5-8 là ví dụ mạch ECL gồm 4 đầu vào (inputs),có các đầu ra NOR và OR. Mạch phân cực một chiều Bias, đảm bảo cho các tranzito làm việc ở chế độ tích cực, giảm được các thời gian trễ, nâng cao tốc độ làm việc của mạch. Mạch phân cực còn quyết định số đầu vào. Loại cổng này có tốc độ làm việc rất cao. Mạch hình 5-8 là cổng OR/NOR, 4 đầu vào, sử dụng ECL trong các sêri 1000/10000 của h•ng Motorola (MECL). Mạch làm việc với nguồn VEE=-5,2V, VCC nối đất. Đầu vào nào không sử dụng được nối thẳng với nguồn VEE, nên có thể sử dụng như các cổng có 2 hoặc 3 hoặc 4 đầu vào. Trong quá trình làm việc, đầu ra chỉ thay đổi điện áp khoảng 0,85V từ mức thấp -1,60V đến -0,75V, năng lượng tiêu hao thấp. Mạch có đầu vào vi sai nên trở kháng vào lớn, đầu ra tải êmitơ nhỏ vì vậy mà khả năng tải của mạch cao. 5.3.5 Lôgíc CMOS Lôgíc CMOS gồm N-MOS và P-MOS thực hiện các hàm lôgíc không cần dòng (điều khiển bằng điện áp), công suất tiêu thụ rất nhỏ mặc dù có thể thay đổi mức điện áp rất rộng từ 3V mức thấp đến 15V mức cao. Hình 5-9 CMOS NOR và CMOS NAND Hình 5-9 là các cổng CMOS NOR và CMOS NAND, hai đầu vào. Trong mạch CMOS NOR, khi cả hai đầu vào điện ấp thấp, hai P-MOS thông nối với nguồn +V, hai N-MOS tắt không nối đất, đầu ra ở mức cao. Trường hợp cả hai đầu vào cao, ngược lại đầu ra nhận mức điện áp thấp do hai N- MOS thông nối đất Trong mạch CMOS NAND, đầu ra nhận lôgíc 1 khi có ít nhất một đầu vào nhận giá trị 0. Đặc điểm chung của các loại lôgíc CMOS như sau: -Công suất tiêu hao nhỏ khoảng 2,5 nW mỗi cổng -Điện áp làm việc 3V và 15V cực đại là 18V -Khả năng chống nhiễu cao -Khoảng nhiệt độ làm việc: thương mại là -400C đến +850C, quân sự từ - 550C đến +1250C 38
-fan out một chiều >50 -Dòng điện làm việc rất nhỏ (khoảng 0,5 nA một cổng) do P-MOS và N- MOS không thông đồng thời -Các CMOS chỉ làm việc khi có nhận tín hiệu đầu vào -Điện dung ký sinh lớn (điện dung vào khoảng 1,5pF đến 5pF, địên dung ra từ 3pF đến 7,5pF) nên tốc độ làm việc chậm. Tốc độ làm việc cao khi làm việc với mức điện áp lớn. 5.3.6 Giao tiếp giữa các họ lôgic Giao tiếp là kết nối giữa các họ lôgic với nhau. Do tính chất điện của các họ khác nhau nên trong nhiều trường hợp, không thể nối trực tiếp cửa ra của họ này với cửa vào của họ kia được mà phải qua khâu trung gian. Khâu trung gian phải đảm bảo sao cho điện áp ra của tầng trước phù hợp với tín hiệu vào tầng sau và dòng điện ra của tầng trước đủ cung cấp cho tầng sau hoạt động. Bảng thông số điện sau đây sẽ cho thấy sự khác nhau giữa họ CMOS với TTL: CMOS VDD=5V TTL * Giao tiếp TTL-CMOS Trong bảng thông số điện, loại CMOS 74HCT được thiết kế tương thích với họ TTL, có các thông số gần giống TTL nên có thể ghép trực tiếp. Các họ CMOS còn lại đều có thông số khác với TTL. - Dòng điện vào CMOS nhỏ hơn dòng điện ra TTL, TTL đủ cấp dòng cho CMOS. - Điện áp ra của TTL nhỏ hơn điện áp vào của CMOS nên phải có biện pháp nâng điện áp ra cho TTL. Trường hợp mạch làm việc với nguồn cấp thấp (VDD=5V) Có thể nâng điện áp bằng cách mắc thêm điện trở kéo lên (Pull up) nối với nguồn cấp: Hình 3-10 Nâng cao điện áp đầu ra TTL Trường hợp mạch làm việc với nguồn điện áp cao (VDD=10V), mắc thêm điện trở không hiệu quả, phải đưa thêm tầng đệm có trạng thái trở kháng cao (ví dụ IC 7407) ngăn cách ảnh hưởng giữa đầu ra TTL với đầu vào CMOS: Hình 3-11 Mạch làm việc với nguồn điện áp cao * Giao tiếp CMOS-TTL 39
- ở trạng thái cao (H), điện áp và dòng điện ra cuả CMOS đủ cấp cho TTL nên không cần xử lý gì. - ở trạng thái thấp (L), với hai loại 74HC và 74HCT có thông số đủ đảm bảo cấp cho TTL nên không cần xử lý gì. Với các CMOS còn lại (ví dụ 4000B) có IOL rất thấp, phải dùng tầng đệm để nâng dòng tải: Hình 3-12 Giao tiếp dùng mạch đệm nâng dòng tải - Trường hợp nguồn cấp cho CMOS cao, một số loại 74LS đặc biệt có thể làm việc với nguồn cấp cao thì luôn thích ứng khi giao tiếp với CMOS nguồn cao. Phần lớn các TTL đều không thoả m•n nên cần phải mắc thêm tâng đệm hạ áp: Hình 3-13 Mạch dùng tầng đệm hạ áp Chương 6 Hệ lôgíc tổ hợp 6.1 Phương pháp tổng hợp mạch lôgíc tổ hợp Mạch tổ hợp (Combinatorial Logic) là các hệ lôgic không nhớ, các giá trị lôgic đầu ra của hệ tại một thời điểm chỉ phụ thuộc vào tổ hợp các giá trị lôgic của các đầu vào tại thời điểm đó. Mạch tổ hợp có thể có nhiều đầu ra và nhiều đầu vào khác nhau. Các cổng lôgic cơ bản (AND, OR, ) chỉ có một đầu ra. Cũng như mạch tương tự, kỹ thuật mạch số cũng được thực hiện theo hai phương pháp: phân tích và tổng hợp (thiết kế). Mục đích thiết kế là xây dựng mạch lôgic trên cơ sở các cổng lôgic, thực hiện yêu cầu kỹ thuật cụ thể. Các bước thiết kế chính như sau: - Mô tả yêu cầu kỹ thuật dưới dạng các chức năng, thường là các hàm lôgic biểu diễn dưới dạng bất kỳ nào đó (bảng chân lý, hàm đại số, ) - Tối thiểu hoá hàm lôgic - Vẽ sơ đồ lôgic thực hiện hàm tối thiểu Quá trình thiết kế có thể thực hiện cho một hàm lôgic, hoặc cho một hệ hàm. Ví dụ: Thiết kế mạch lôgic ba đầu vào, một đầu ra, với yêu cầu: đầu ra nhận giá trị 1 khi có ít nhất 2 đầu vào có giá trị 1. Giải: Ba đầu vào nên có 23=8 tổ hợp các khả năng có thể có của các tổ hợp đầu vào. Theo yêu cầu bài toán thì ứng với các tổ hợp vào có hai hoặc ba biến vào cùng nhận giá trị 1 thì đầu ra có giá trị một, các tổ hợp còn lại đầu ra đều bằng 0. Bảng chân lý như sau: Từ bảng chân lý, viết được hàm lôgic dạng tổng chuẩn đầy đủ như sau: Tối thiểu hoá bằng đại số: 40
Theo quy tắc: X+X=X, có thể thêm tổ hợp ABC: Theo định luật kết hợp: Tối thiểu hoá bằng bảng Karnaugh Bảng Karnaugh xây dựng từ bảng trạng thái hoặc từ hàm lôgic C AB 0 1 00 BC 01 11 AB 10 AC Hàm là tổng các nhóm: X= AB + BC + AC Sơ đồ lôgic thực hiện hàm và biểu thức biến đổi: X=(A+B)C+AB: Hình 6-1 Sơ đồ lôgic thực hiện hàm X= AB + BC + AC và hàm X=(A+B)C+AB Mạch thực hiện gồm toàn các phần tử NAND Từ phương trình dạng tổng, thực hiện phủ định (đảo) hai lần và áp dụng định lý DeMorgan: X= AB + BC + AC Sơ đồ thực hiện: Hình 6-2 Sơ đồ lôgic thực hiện hàm Mạch thực hiện gồm toàn các phần tử NOR X= AB + BC + AC Phủ định hai lần: áp dụng định lý Demorgan và phủ định lần ba: Sơ đồ thực hiện: Hình 6-3 Sơ đồ lôgic thực hiện hàm Tối thiểu và xây dựng mạch theo dạng tích chuẩn: Từ bảng chân lý viết được hàm tích chuẩn đầy đủ: Bảng Karnaugh: 41
C AB 0 1 00 (A+B) (B+C) 01 11 (A+C) 10 Thực hiện nhóm các tổng cực tiểu: 2 ô liền kề: (A+B), (A+C) và 2 ô đối xứng (B+C) các giá trị 0 của Y. Hàm tối thiểu: Y=(A+B)(B+C)(A+C) Sơ đồ thực hiện: Hình 6-4 Sơ đồ lôgic thực hiện hàm Y=(A+B)(B+C)(A+C) Cũng bằng cách sử dụng định lý Demorgan biến đổi hàm và thực hiện sơ đồ theo các phần tử toàn NAND hoặc toàn NOR. Sử dụng toàn NOR thì thực hiện phủ định hai lần, sử dụng toàn NAND thì thực hiện phủ định ba lần. 6.2 Một số mạch lôgíc tổ hợp thông dụng 6.2.1 Cộng nhị phân I. Bộ bán tổng Mạch bán tổng thực hiện cộng hai số 1bit: 0+0 = 0 0+1 = 1 1+0 = 1 1+1 = 0 nhớ 1 Mạch gồm hai đầu vào, và hai đầu ra: tổng S và nhớ C Hình 6-5 Bộ bán tổng Mạch gồm hai cổng: XOR và AND Bộ bán tổng thường sử dụng để cộng bit LSD chưa có đầu vào nhớ II. Bộ tổng đầy đủ Để cộng các bit lớn, có nhớ của các phép tính với bit nhỏ trước nó, bộ cộng phải có thêm một đầu vào nhớ. Từ bảng chân lý, xây dựng được các hàm S và Cout theo các biến vào Hàm S Hàm Cout 42
Mạch thực hiện Hình 6-6 Sơ đồ lôgic bộ tổng đầy đủ Các biến trung gian: { Như vậy tổng đầy đủ gồm hai bộ bán tổng và một cổng OR Một bộ tổng thực hiện cộng từng bit một bit. Để cộng nhiều bit, thực hiện ghép nhiều bộ cộng: Hình 6-7 Bộ tổng đầy đủ sử dụng IC ký hiệu SN74LS83A Ví dụ hình 6-6 là bộ cộng sử dụng IC ký hiệu SN74LS83A chứa 4 bộ tổng đầy đủ, cộng hai số 4 bit: A = A4A3A2A1 , B = B4B3B2B1 6.2.2 Trừ nhị phân Bộ bán trừ : Như cộng nhị phân, khi trừ hai số một bit hoặc bit nhỏ nhất LSD chưa có đầu vào mượn bit lớn hơn (bit ngay trước) sử dụng bộ bán trừ cũng được thiết kế tương tự như bán tổng. Bảng chân lý bán trừ như sau: ABHC 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 Từ bảng chân lý, xác định được hàm hiệu:H và hàm mượn C: Hình 6-8 Sơ đồ lôgic bộ bán trừ Bộ trừ đầy đủ: được xây dựng từ bảng chân lý gồm cả đầu vào mượn của bít trước Ci-1, có các hàm ra: Mạch cũng bao gồm hai bộ bán trừ và một cổng hoặc được ghép như bộ tổng đầy đủ. Hình 6-9 Sơ đồ lôgic bộ trừ đầy đủ 43
Bảng chân lý khi trừ các bit có đầu vào đ• cho mượn (Ci-1): Ai Bi Ci-1 Hi Ci 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 6.2.3 Bộ so sánh I.So sánh bằng nhau 1.So sánh bằng một bit So sánh hai số A và B tương ứng bit thứ i: ai và bi, kết quả gi: Sơ đồ mạch thực hiện: 2.So sánh bằng nhiều bit Ví dụ: So sánh hai số 4bit: A=a3a2a1a0 và B=b3b2b1b0 Hai số A=B khi a3= b3, a2= b2, a1=b1, a0=b0. Đầu ra chung bộ so sánh sẽ là: G = g3g2g1g0, với: , , , Sơ đồ thực hiện gồm 4 bộ so sánh bằng 1bit và một cổng AND II. Bộ so sánh 1 bit So sánh bằng nhau 1bit, sử dụng cổng XNOR. Nếu chỉ nhận biết trị số khác nhau thì sử dụng XOR. Trường hợp tổng quát, so sánh hai số một bit (bit i) có bảng chân lý sau: (ai > bi) (ai < bi) (ai = bi) Sơ đồ thực hiện: Hình 6-10 Sơ đồ lôgic bộ so sánh hai số một bit III. Bộ so sánh nhiều bit 44
So sánh hai số nhị phân nhiều bit, bắt đầu từ bit có trọng số cao nhất, khi bit cao nhất bằng nhau thì mới so sánh đến bit trọng số thấp hơn. Ví dụ so sánh hai số nhị phân 3 bit: A=a3 a2 a1 và B = b3 b2 b1. Đầu tiên so sánh các bit có trọng số lớn nhất là A3 và B3: a3>b3 thì A>B a3 b2 thì A>B a2 b1 thì A>B a1 B? L = (a3>b3)+ (a3=b3)(a2>b2) + (a3=b3)(a2=b2)(a1>b1) L = l3 + g3l2+g3g2l1 A<B? M = (a3<b3)+ (a3=b3)(a2<b2) + (a3=b3)(a2=b2)(a1<b1) M = m3+g3m2+g3g2m1 Sơ đồ thực hiện: Hình 6-11 Sơ đồ lôgic bộ so sánh hai số 3 bit Tại đầu vào: các giá trị gi, li, mi là các đầu ra của các bộ so sánh 1bit (bit i) 6.2.4 M• hoá M• hóa là thực hiện chuyển đổi các tín hiệu sang dạng nhị phân: Ví dụ M• hoá nhị thập phân (BCD 8421). M• hoá 10 số thập phân 0, ,9 bằng các từ m• nhị phân 4bit Bảng chân lý: Số thập phân D C B A 0(y1) 1(y2) 2(y3) 45
3(y4) 4(y5) 5(y6) 6(y7) 7(y8) 8(y9) 9(y10) 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 Từ bảng chân lý: D=y9+y10 (OR) ? (NAND) C=y5+y6+y7+y8 (OR) ? (NAND) B=y3+y4+y7+y8 (OR) ? (NAND) A=y2+y4+y6+y8+y10 (OR) ? (NAND) Sơ đồ thực hiện sử dụng cổng OR: Sơ đồ thực hiện chỉ gồm các cổng NAND: Hình 6-12 Sơ đồ lôgic bộ m• hoá nhị thập phân 6.2.5 Giải m• và chuyển m• Quá trình giải m• thực hiện chuyển đổi ngược lại với m• hoá. Từ dạng nhị phân biến đổi về các tín hiệu. Chuyển m• chuyển đổi giữa các m• như: m• nhị phân sang thập phân, nhị phân sang Gray, Đầu vào là các m• nguồn, đầu ra là các m• dích. Các bước thiết kế các bộ giải m• và chuyển m• giống như đối với các mạch tổ hợp thông thường: - Xây dựng bảng chân lý các giá trị hàm ra tương ứng với các tổ hợp biến vào là các tổ hợp m• có thể có. Các tổ hợp không sử dụng là các giá trị 46
không xác định x. Trong quá trình tối thiểu hoá, khi cần thiết, có thể sử dụng các tổ hợp này để nhóm. - Viết hàm lôgic tương ứng với các hàm ra và tối thiểu hoá hàm - Vẽ sơ đồ thực hiện sử dụng các cổng lôgic Ví dụ1: giải m• 4bit - chỉ thị 7 thanh Một số thanh sáng để chỉ thị chữ số thập phân từ 0 đến 9. Với quy ước thanh sáng nhận giá trị 1. Bảng chân lý như sau: M• nhị phân ABCD Đầu ra 7 thanh a b c d e f g 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 Các tổ hợp biến vào còn lại không sử dụng nên các hàm ra tương ứng không xác định nhận giá trị: x. Các giá trị này có thể sử dụng để nhóm khi tối thiểu hoá bằng bảng Karnaugh. Từ bảng chân lý viết các hàm chuẩn tổng rồi tối thiểu (gồm 7 hàm ra: a, b, , g theo 4 biến vào: A, B, C, D) hoặc xây dựng 7 bảng Karnaugh rồi tối thiểu hoá. Ví dụ bảng Karnaugh của hàm ra a như sau: 47
a Hàm a tối thiểu: Tương tự cho các hàm khác ; ; ; ; ; Sơ đồ thực hiện: Hình 6-13 Sơ đồ lôgic bộ giải m• chỉ thị 7 thanh Muốn thực hiện bằng toàn các cổng NAND hoặc toàn NOR, sử dụng định lý Demorgan, phủ định hai hoặc ba lần. Bộ giải m• 7 thanh sử dụng IC 74HC4511, sử dụng các cổng NAND: Hình 6-14 Bộ giải m• 7 thanh sử dụng IC 74HC4511 Vị trí các khoá: đóng tương ứng giá trị 1 và ngắt tương ứng giá trị 0 của các biến vào: A, B, C, D. Ví dụ DCBA=0001, các thanh b và c sáng biểu thị số 1. Ví dụ2: Bộ giải m• BCD gồm 4 đầu vào: ABCD nhận các m• BCD và 10 đầu ra: S0, ,S9 nhận các giá trị giải m• tương ứng các số thập phân: 0, 1, .,9. Các tổ hợp biến vào không sử dụng, các hàm ra tương ứng không xác định:- Xây dựng 10 bảng Karnaugh cho các hàm ra rồi tối thiểu hoá: Mạch lôgic thực hiện: Ví dụ3: Thiết kế bộ chuyển m• BCD sang m• Gray: Bảng chân lý: Bộ chuyển m• 4 bit vào và 4 bit ra. Số trạng thái vào có thể là 24, chỉ sử dụng 10 trạng thái tương ứng 10 số thập phân: 0, 1, 9. các trạng thái còn lại không sử dụng, các hàm ra tương ứng nhận các giá trị x (không xác định). Xây dựng các hàm ra f0, f3 theo các biến vào: W, X, Y, Z: Bảng Karnaugh các hàm ra và các hàm tối thiểu: 48
Mạch lôgic thực hiện: Hình 6-15 Sơ đồ bộ chuyển m• BCD sang m• Gray 6.2.6 Các bộ ghép kênh và tách kênh I.Bộ ghép kênh (Mux-Multiplexer) 1. Khái niệm Ghép kênh làm việc như bộ chuyển mạch số, còn được gọi là dồn kênh hoặc chọn dữ liệu (Data selector), sử dụng các cổng lôgíc, chọn dữ liệu từ một trong các đầu vào đến một đầu ra Hình 6-16 Sơ đồ khối bộ ghép kênh Bộ Mux thông thường gồm 2n đầu vào dữ liệu Xi (data sources), n đầu điều khiển Aj chọn đầu vào (select) và một đầu cho phép nhận dữ liệu En (enable), một đầu ra Y (data output). Cứ 2n đầu vào dữ liệu thì cần n đầu điều khiển, một đầu ra ký hiệu bộ ghép: 2n?1. Khi có lệnh cho phép nhận dữ liệu tại đầu En, một trong các đầu vào được nối với đầu ra theo địa chỉ chọn từ các đầu vào Selector. Đầu vào X0 được nối khi địa chỉ là , X1 được nối khi địa chỉ là , : Ví dụ: Thiết kế bộ ghép kênh 2 đầu vào, 1 đầu chọn select và 1 đầu ra: Đầu ra z nhận 1 khi: s=0 và d0=1 s=1 và d1=1. Bảng Karnaugh và mạch lôgic thực hiện: Thực tế, bộ ghép kênh 2 đầu vào sử dụng các phần tử NOT 74LS04, AND 74LS08, OR 74LS32: S Bộ ghép kênh 4 đầu vào: Bộ ghép kênh 8 đầu vào (sử dụng IC 74LS151): Bộ ghép kênh sử dụng hai nhóm đầu vào (sử dụng IC 74LS157): 2. ứng dụng 49
Ghép kênh có nhiều ứng dụng trong điện tử số như: chọn dữ liệu, tạo hàm, tạo sóng, biến đổi song song nối tiếp, Ví dụ: mạch tạo hàm lôgíc Mạch tạo hàm: hoặc : Bộ chuyển dữ liệu song song – nối tiếp Mạch đếm 3bit sẽ chọn lần lượt theo xung nhịp từ 000 đến 111 tương ứng đưa ra các dữ liệu vào song song X0, X7 thành nối tiếp theo nhịp. 3. Thiết kế mạch tạo hàm sử dụng MUX 2n?1 Nguyên tắc: Một bộ MUX 2n?1 có thể dùng để tạo hàm có n+1 biến vào, trong đó n biến đưa vào đầu vào điều khiển (select), một biến đưa vào vị trí 2n đầu vào tuỳ thuộc giá trị hàm. Ví dụ sử dụng MUX 4?1 để tạo hàm 3 biến (n=2): A, B, C. Hai biến đưa vào đầu vào điều khiển có thể có ba khả năng: A và B, B và C, A và C. Chọn một khả năng n biến cho các đầu vào điều khiển sau đó xác định các giá trị đầu vào của MUX để thực hiện hàm. Thường sử dụng bảng Karnaugh: -Trong bảng Karnaugh, phân n biến điều khiển thành 2n vùng khác nhau, đánh dấu D0, ,D2n-1 có các chỉ số tương ứng với giá trị thập phân của n biến điều khiển. -Điền giá trị hàm số đ• cho vào bảng Karnaugh -Tối thiểu hoá hàm Di (Di là các đầu vào của MUX) Ví dụ: Thiết kế bộ ghép kênh thực hiện hàm f=?(1,3,6,7)=?(0,2,4,5) Hàm có giá trị tổ hợp biến vào lớn nhất là 7<23 nên có thể thực hiện với 3 biến vào: A, B, C. Với n là số đầu điều khiển: n+1 =3 ? n=2. Chọn A và B là các đầu điều khiển, C là một đầu vào. Sử dụng bộ ghép kênh MUX 22 ?1 Các đầu vào dữ liệu ký hiệu: D0, D1, D2, D3. Các bảng Karnaugh phân vùng điều khiển và bảng giá trị hàm: So sánh hai bảng, chỉ tính đến biến vào C (A và B là đầu vào điều khiển) ta có: Trong miền D0: D0= C , trong miền D1: D1= C, trong miền D2: D2= 0, trong miền D3: D3=1 ( 50
II. Bộ tách kênh (DeMux-Demultiplexer) 1. Khái niệm Hình 6-12 Sơ đồ khối bộ tách kênh Bộ tách kênh hay còn gọi phân kênh thực hiện quá trình ngựơc lại với ghép kênh, gồm một đầu vào X (Data input), một số đầu điều khiển (select), nhiều đầu ra và một đầu cho phép chuyển dữ liệu (enable). Một đầu vào cho 2n đầu ra, cần n đầu điều khiển, ký hiệu: 1?2n Khi có lệnh cho phép nhận dữ liệu tại En, một trong các đầu ra Y0, Y1, Y được nối với đầu vào theo địa chỉ chọn từ các đầu vào Selector. Đầu vào X được nối với Y0 ứng với địa chỉ điều khiển , đầu vào X được nối với Y1 ứng với địa chỉ điều khiển , : Ví dụ: Mạch tách kênh 1?8: 1 đầu vào In, 8 đầu ra: Y0, Y7: Từ bảng chân lý, viết được giá trị các hàm ra: Mạch tách kênh thực tế sử dụng IC 74LS138 để tách kênh dữ liệu hoặc chọn xung nhịp clock: 2. Thiết kế mạch tạo hàm sử dụng DEMUX 1?2n Bộ DEMUX có thể coi như bộ giải m•, đầu vào là các đầu vào điều khiển select. Bộ tạo hàm ghép bộ giải m• với cổng lôgíc Ví dụ: Thiết kế bộ tách kênh thực hiện hàm f=?(1,3,5,7) =?(0,2,4,6) Hàm có giá trị tổ hợp biến vào lớn nhất là 7<23 nên có thể thực hiện với 3 biến vào: A, B, C. Bảng chân lý bộ giải m• 3bit: ABC đầu ra 0 0 0 y0 0 0 1 y1 0 1 0 y2 0 1 1 y3 1 0 0 y4 1 0 1 y5 51
1 1 0 y6 1 1 1 y7 f= y1+y3+y5+y7 6.2.7 Mạch tạo và kiểm tra chẵn lẻ Trong thông tin sử dụng các m• chống nhiễu để phát hiện sai và sửa sai. Một trong các phương pháp tạo m• chống nhiễu là đưa thêm vào bit kiểm tra chẵn le (parity) để số bit 1 trong dữ liệu luôn là chẵn hoặc lẻ. Ví dụ thêm vào số 9 m• ASCII một bit x: x011 1001, nếu x=1 thì hệ lẻ, x=0 là hệ chẵn. I. Mạch tạo bit chẵn lẻ Mạch tạo bit chẵn lẻ tạo thêm vào các bit dữ liệu: bit chẵn xc, bit lẻ xl Ví dụ mạch gồm 3bit dữ liệu vào, các đầu ra xc và xl là hai bit thêm vào: Trường hợp chỉ cần tạo 1 bit chẵn hoặc một bit lẻ thì mạch chỉ có một đầu ra. II. Mạch kiểm tra chẵn lẻ Mạch kiểm tra chẵn lẻ có đầu vào gồm các bit dữ liệu và thêm vào một bit kiểm tra, đầu ra là hàm xác định chẵn Fc hoặc lẻ Fl: Ví dụ mạch kiểm tra chẵn lẻ 3 bit dữ liệu: d1 d2 d3 x Fc Fl 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 52
1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 6.3 Nguy hiểm chạy đua trong mạch tổ hợp 6.3.1 Hiện tượng nguy hiểm chạy đua Hiện tượng nguy hiểm chạy đua là sự xuất hiện tín hiệu giả là những xung nhiễu quá độ khi tín hiệu đầu vào chuyển trạng thái. Trong mạch số, một cổng hai đầu vào thay đổi tín hiệu đồng thời theo chiều ngược nhau, có thể sinh xung nhiễu cửa ra. Ví dụ: cổng AND, đầu ra X luôn nhận giá trị 0 khi tổ hợp đầu vào chuyển từ 01 sang 10. Xung nhiễu xuất hiện do quá trình quá độ chuyển trạng thái đều giữa hai cổng và thời gian trễ chuyển trạng thái khác nhau giữa hai cổng. Hình 6-13 nguy hiểm chạy đua trên cổng AND Những nguyên nhân này có thể gây ra nhiễu hoặc không. Hình 6-14 Các loại nguy hiểm chạy đua Nhiễu có thể có mức khác nhau hoặc ở những thời điểm khác nhau: Trên hình 6-14 hiện tượng chạy đua có thể xảy ra ở các đầu ra X1 và X4. Chạy đua đầu ra X1 gây ra chủ yếu do quá độ sinh ra trong cổng M3. Chạy đua đầu ra X4 gây ra do quá độ sinh ra trong cổng M6, trễ qua M1 và M2 6.3.2 Phương pháp loại trừ nguy hiểm chạy đua 1.Đưa thêm tín hiệu xung vào mạch - Đưa xung khoá Trước hết xác định chạy đua có thể xảy ra tại cổng nào để tác động vào cổng đó. Ví dụ trên: chạy đua có thể xảy ra ở các đầu ra X1 và X4 Đưa thêm vào tín hiệu xung khoá ngược dấu với xung nhiễu trong thời gian quá độ chuyển trạng thái. Xung khoá p1 phải đồng bộ với quá trình chuyển trạng thái tín hiệu vào và có độ rộng lớn hơn tổng thời gian quá độ và trễ gây ra chạy đua ?t - Đưa thêm xung mở Xung mở dương (trong ví dụ là xung p2) được đưa vào các cổng có đầu ra chạy đua tại thời điểm sau thời gian chạy đua để mở thông mạch (trong ví dụ là thông mạch M1 và M4). Tín hiệu đầu ra các cổng này có độ rộng bằng xung mở, các cổng này không tức thời chuyển trạng thái mà chỉ xảy ra khi có xung mở. 53
Hình 6-15 Đưa tín hiệu xung vào mạch 2.Mắc thêm tụ lọc nhiễu Xung nhiễu do nguy hiểm chạy đua gây ra thường là xung hẹp, nhỏ hơn thời gian quá độ chuyển trạng thái nên có thể loại bỏ được tại các đầu ra bằng cách mắc thêm tụ lọc trị số nhỏ (khoảng hàng chục đến hàng trăm pF) tại đầu ra cổng có chạy đua. 3. Sửa đổi thiết kế Ví dụ: mạch thực hiện hàm: Khi B=C=1 ? , có thể xảy ra chạy đua khi A chuyển đổi trạng thái. Trong bảng Karnaugh, hai ô liền kề và gây ra chạy đua. Để khắc phục, thực hiện đưa thêm vào mạch nhóm BC mà không thay đổi giá trị hàm: Mạch thực hiện được bổ sung thêm cổng M5: Hình 6-16 Sửa đổi thiết kế Khi B=C=1, đầu ra M5 nhận giá trị 0 (mức thấp), cổng M4 không sinh xung nhiễu. Chương 7 Hệ lôgíc d•y 7.1 Khái niệm Hệ lôgíc d•y hay còn gọi là hệ lôgíc tuần tự (Sequential Logic) là các hệ lôgic có nhớ, các giá trị lôgic đầu ra của hệ tại một thời điểm ngoài phụ thuộc vào tổ hợp các giá trị lôgic của các đầu vào tại thời điểm đó, còn phụ thuộc vào các giá trị lôgic đầu ra của hệ tại thời điểm trước tức là phụ thuộc vào trạng thái trong của mạch. Phần tử nhớ cơ bản của hệ là các trigơ (hay các Flip-Flop), được thực hiện trên cơ sở các mạch lôgic gồm các cổng lôgic và hồi tiếp, mỗi trigơ nhớ được 1 bit thông tin. Mạch d•y có thể làm việc ở chế độ đồng bộ hoặc không đồng bộ. Các mạch đồng bộ làm việc theo sự điều khiển của các xung nhịp Ck (clock). Tạo xung nhịp trong các mạch số thường từ dao động thạch anh. Đối với các mạch 54
lôgíc TTL hoặc CMOS, dao động thạch anh nằm trong khoảng 1 MHz đến 25 MHz. Đồng hồ dao động ở tần số 32768 kHz, supercomputer ở tần số 400 MHz. 7.2 Mạch đa hài hai trạng thái ổn định Mạch trigơ đối xứng tạo xung đa hài có hai trạng thái ổn định. Mạch sử dụng BJT (hình 7-1) gồm hai khoá đảo, ghép trực tiếp hai đầu vào S và R với bazơ các BJT. Mạch này làm việc với các mức điện áp vào: thấp (L) tương ứng với điện áp 0V, cao (H) tương ứng với điện áp dương đủ để BJT b•o hoà. Nguyên lý hoạt động của mạch như sau: - Thiết lập trạng thái ban đầu: Khi đóng nguồn một chiều UCC, do sự mất đối xứng nhỏ mà dòng điện qua các BJT khác nhau, giả sử iC1 uCE2). R1 ghép trực tiếp côlếctơ Q1 với bazơ Q2, R2 ghép trực tiếp côlếctơ Q2 với bazơ Q1, làm iC2 tăng nhanh và iC1 giảm nhanh, mạch nhanh chóng về trạng thái 1: Q1cắt dòng, Q2 b•o hoà. ở trạng thái 1: uC1? UCC (đầu ra ), uC2= UCbh? 0 (đầu ra Q). Như vậy, do mất đối xứng, tại thời điểm đầu, mạch sẽ trở về một trong hai trạng thái ổn định: trạng thái 1: Q1cắt dòng, Q2 b•o hoà hoặc trạng thái 2: Q2 cắt dòng, Q1 b•o hoà. Nếu không có xung vào hoặc xung vào đều ở mức 0V thì mạch giữ nguyên trạng thái, thông tin không thay đổi. - Khi cả hai đầu vào ở mức thấp S = R = L thì mạch giữ nguyên trạng thái ổn định ban đầu. Trường hợp này ứng dụng để nhớ thông tin. - Khi đầu vào S = L, R = H thì Q1 cắt dòng, Q2 b•o hoà. Các đầu ra: , . Đảo giá trị đầu vào: S = H, R = L thì đầu ra cũng đảo trị số. - Khi S = R = H thì trạng thái các BJT không ổn định, trạng thái này là trạng thái cấm Mạch trigơ RS ứng dụng trong kỹ thuật số để nhớ thông tin, là phần tử nhớ cơ bản trong các hệ mạch d•y. Hình 7-1 Trigơ RS 7.3. Mạch flip flop 7.3.1 Khái niệmchung I. Khái niệm Mạch flip flop (FF) còn gọi là các trigơ đóng vai trò phần tử nhớ cơ bản trong kỹ thuật số. Về cấu trúc mạch, FF được xây dựng từ các cổng lôgíc có hồi tiếp, gồm 1 hoặc nhiều đầu vào và hai đầu ra có giá trị phủ định của nhau ( ). Ngoài các cực vào ra chính, FF còn có thêm các cực: xoá (Cr-clear) thiết lập 0, cực lập (Pr-preset) thiết lập 1, nhịp (Ck-clock). 55
Hình 7-2 Sơ đồ khối FF II. ứng dụng FF -FF đơn có thể để lưu trữ 1 bit hoặc 1 số nhị phân -FF là các phần tử nhớ cơ bản xây dựng nên các RAM tĩnh là loại nhớ sơ cấp sử dụng trong các thanh ghi lưu trữ các số trong máy tính và các thiết bị lưu trữ khác -Một loại FF bất kỳ đều có thể được sử dụng để tạo ra các FF khác -Dữ liệu trong một số FF có thể biểu diễn trạng thái hệ d•y, giá trị bộ đếm, ký tự ASCII trong bộ nhớ máy tính hoặc trong bất kỳ đoạn tin tức nào -Đối với các máy trạng thái, FF nhớ trạng thái trước của máy và lôgíc số sử dụng các trạng thái này để tính trạng thái kế tiếp -FF là các phần tử cơ bản để thiết kế các bộ đếm, đặc biệt T-FF rất hữu dụng để xây dựng các loại bộ đếm khác nhau -ứng dụng chia tần số: sử dụng n FF thì chia được 2n lần. 7.3.2 Các loại FF I. RS-FF 1.Mạch sử dụng cổng NOR Hình 7-3 RS-FF sử dụng NOR Mạch gồm 2 cổng NOR ghép 2 đầu vào và hồi tiếp từ các đầu ra . Hai đầu vào gồm Reset (R) là đầu vào xoá và Set (S) là đầu vào lập. Khi R=S=0: Trạng thái ban đầu , đầu ra hiện tại: Trạng thái ban đầu , đầu ra hiện tại: Khi R=0, S=1: Luôn có , bất kể trạng thái ra trước đó là gì Khi R=1, S=0: Luôn có , bất kể trạng thái ra trước đó là gì Khi R=S=1: Không thể có trạng thái các đầu ra đều bằng 0 hoặc đều bằng 1, trạng thái ra không xác định. Trạng thái này là trạng thái cấm. Bảng trị chân lý của mạch: S R Q0 Q 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 56
1 0 0 1 1 0 1 1 1 1 0 x 1 1 1 x Bảng rút gọn: SRQ 0 0 Q0 0 1 0 1 0 1 1 1 x Từ bảng trị chân lý, xác định được hàm ra Q theo các biến S,R,Q0: là phương trình đặc trưng của RS-FF 2.Mạch sử dụng cổng NAND Hình 7-4 RS-FF sử dụng NAND Các giá trị trên bảng chân lý là phủ định của RS-FF dùng NOR: R=R=1 là trạng thái nhớ, R=S=0 là trạng thái cấm, đầu ra Q=0 khi S=1 và R=0, đầu ra Q=1 khi S=0 và R=1. Để có cùng đặc tính và chân lý như nhau, có thể đặt thêm ở các cửa vào hoặc cửa ra cổng NOT: Ví dụ CD4043 và CD4044 như trên hình 7-5: OC: Trạng thái trở kháng cao; NC: No change-không đổi; ?: đầu vào S=1 trội; ??: đầu vào R=0 trội. Hình 7-5 RS-FF trong CD4043 và CD4044 FF loại này được gọi là chốt, có thêm cực E (enable). Khi E=0, trạng thái của FF không đổi, được chốt lại. Dạng tín hiệu trên các cực trên hình 7-6: Hình 7-6 Dạng tín hiệu trên các cực FF trong CD4043 và CD4044 3.RS-FF đồng bộ FF làm việc ở chế độ đồng bộ có xung nhịp, chỉ nhận các giá trị và khi có xung nhịp Ck=1. Khi Ck=0, mạch giữ nguyên trạng thái, làm việc như mạch chốt (latch). 57
Hình 7-7 FF đồng bộ Hình 7-8a là RS-FF đồng bộ sườn lên Ck. Mạch phát hiện sườn xung lên hay xuống, tạo xung hẹp Ck* để mở các cổng vào của FF (hình 7-8b) (a) (b) Hình 7-8 RS-FF đồng bộ Chốt (Latch-L) RS Cấu trúc của chốt L như FF thông thường, chỉ thêm chế độ chốt trong bảng trạng thái khi Ck=0 II. JK-FF JK-FF được xây dựng từ các cổng NOR hoặc NAND như RS-FF, có thêm khâu hồi tiếp, tránh được trạng thái cấm. Hình 7-9 JK-FF đồng bộ và bảng trị chân lý Hình 7-10 là cấu trúc bên trong của JK-FF đồng bộ Hình 7-10 Cấu trúc bên trong JK-FF đồng bộ Phương trình đặc trưng của JK-FF: III. D-FF Hình 7-11 D-FF D-FF có một đầu vào được tạo ra từ FF hai đầu vào khác. Hình 7-11 là D-FF tạo ra từ RS-FF. Mạch D-FF là mạch trễ (Delay), đầu ra lặp lại tín hiệu vào sau khi đầu vào có tác động khoảng thời gian ?t. IV. T-FF (Toglle-lật) 58
Hình7-12 T-FF Khi đầu vào T=0, T-FF giữ nguyên trạng thái ra. Khi T=1, T-FF lật trạng thái ra V. MS-FF (Master- Slave FF) MS-FF là FF chủ tớ gồm hai FF làm việc ở sườn trước và sườn sau của xung nhịp, tránh hiện tượng chạy đua khi đồng thời cả hai đầu vào nhận giá trị 1 ở sườn xuống từ mức cao xuống thấp của xung nhịp Hình 7-13 MS-FF Do có cổng đảo (NOT), xung Clk điều khiển MS-FF làm việc luân phiên: khi Clk=1 (sườn lên), M-FF nhận dữ liệu đầu vào thì S-FF không nhận dữ liệu. Khi Clk=0 (sườn xuống), M-FF ngắt khỏi đầu vào (không nhận dữ liệu) thì S-FF nhận dữ liệu từ M-FF. Hình 7-14 Dạng tín hiệu trên các cực JK-FF loại MS 7.4. Phương pháp mô tả hệ d•y 7.4.1 Máy trạng thái (SM-state machine) Khái niệm: SM là hệ d•y dùng để điều khiển một hệ thống số thực hiện một thủ tục hoặc một thuật toán theo từng bước một, ví dụ bộ điều khiển máy giặt, đồng hồ số, Hệ d•y trong các trường hợp cụ thể còn có tên gọi là máy trạng thái hoặc ôtômat. SM thường được mô tả bằng bảng trạng thái, đồ hình (giản đồ - diagram) trạng thái hoặc các lưu đồ trạng thái (ASM-Algorithmic State machine) Có hai loại máy trạng thái Moore và Mealy Hình 7-15 Moore SM Moore SM trên hình 7-15. Khối giải m• trạng thái kế thực hiện tính trạng thái trong mới theo các các tín hiệu vào và trạng thái trong hiện tại. Các trạng thái này được lưu trữ nhờ các FF. Giải m• cửa ra tính trạng thái ra theo các trạng thái trong hiện tại không lệ thuộc trạng thái vào. Hình 7-16 Mealy SM Mealy SM hoạt động tương tự Moore SM, nhưng khối lôgíc ra tính trạng thái ra theo cả trạng thái trong hiện tại và các tín hiệu vào 59
7.4.2 Phương pháp mô tả hệ d•y I. Môtả bằng bảng Bảng chuyển đổi trạng thái Bảng gồm các hàng ghi các trạng thái trong, các cột ghi các tín hiệu vào, trong bảng là các trạng thái kế: Bảng tín hiệu ra Bảng tín hiệu ra cũng được bố trí các hàng và cột như bảng chuyển đổi trạng thái, chỉ khác giá trị các ô trong bảng là các tín hiệu ra. Có thể gộp cả hai bảng: II.Đồ hình trạng thái - Theo mô hình Mealy Đồ hình gồm các đỉnh là các trạng thái trong (Si) và các cung chuyển dịch có hướng ghi tín hiệu vào/ra (hình 7-17). Hình 7-17 Đồ hình trạng thái Mealy - Theo mô hình Moore Đồ hình gồm các đỉnh là các trạng thái trong, tín hiệu ra và các cung chuyển dịch có hướng ghi tín hiệu vào Hình 7-18 Đồ hình trạng thái Moore của RS-FF III.Lưu đồ trạng thái Lưu đồ trạng thái giúp dễ hiểu hệ thống bằng quan sát và có thể chuyển đổi SM cho trước thành nhiều dạng tương đương để có thể thiết kế phần cứng phù hợp. Các thành phần chính của lưu đồ trạng thái trên hình 7-18 Hình 7-18 Các thành phần chính của lưu đồ trạng thái Hộp trạng thái (state box) liệt kê các trạng thái có thể, bên cạnh là tên trạng thái trong vòng tròn, m• trạng thái có thể đặt phía trên hộp 60
Hộp quyết định (decision box) hình thoi ghi điều kiện (có thể là biểu thức Boolean) và các nhánh đúng, sai Hộp xuất theo điều kiện (conditional output box) chứa danh sách tín hiệu ra theo điều kiện, phụ thuộc cả vào trạng thái và tín hiệu vào. Ví dụ: Phân tích lưu đồ sau: Hình 7-19 Lưu đồ trạng thái ví dụ Vào trạng thái S1, các tín hiệu ra Z1=Z2=1. Nếu X1 và X3 đều bằng 0 thì Z3=Z4=1 và sau trạng thái này, máy vào trạng thái tiếp theo qua nhánh 1. Nếu X1=1 và X3=0 thì tín hiệu ra Z5=1 và máy đến trạng thái sau qua đường 3, Trên hình 7-20, đồ hình trạng thái (a) tương đương lưu đồ trạng thái (b). Máy có 3 trạng thái S0, S1, S2 nên lưu đồ có 3 hộp trạng thái ghi các giá trị ra Za,Zb,Zc. Mỗi hộp trạng thái có một hộp quyết định nên chỉ phải kiểm tra một biến vào. các hộp xuất theo điều kiện ghi các giá trị ra Z1 và Z2. (a) Hình 7-20 Đồ hình trạng thái (a) và lưu đồ trạng thái(b) tương đương 7.5 Bộ đếm (counter) 7.5.1 Khái niệm chung Khái niệm Bộ đếm sử dụng để tạo ra các con số nhị phân trong chuỗi các số đếm theo loại m• nào đó, được điều khiển bằng các xung nhịp. ứng dụng cơ bản của bộ đếm là đếm và chia tần số. Bộ đếm được xây dựng từ các FF và các cổng lôgíc. Số trạng thái đếm là: hệ số đếm Kd (mod). Kd = m gọi là hệ đếm Modulo m (viết tắt là Mod m), đếm m trạng thái: Ví dụ: Kd=4 gọi là mod 4, bộ đếm được gọi là bộ đếm mod4 hoặc bộ đếm chia 4. Một bộ đếm nhị phân n bit, sử dụng n FF, đếm được tối đa là 2n trạng thái (Kd?2n). Ví dụ bộ đếm 4 bit, đếm tối đa 24 trạng thái từ 0000 đến 1111, có thể đếm được từ mod 2 đến mod 16. Như vậy, số trạng thái đếm tuỳ thuộc vào số lượng các FF. Có thể thiết kế được các bộ đếm có số trạng thái đếm rất lớn và có thể thay đổi 61
được số trạng thái đếm bằng các mạch chốt trạng thái đếm, các trạng thái còn lại không sử dụng. Phân loại - Bộ đếm đồng bộ (synchronous counter), có thể làm việc ở chế độ đồng bộ hoặc bộ đếm không đồng bộ (asynchronous counter). + Bộ đếm đồng bộ có xung nhịp được đưa đồng thời (song song) vào các FF và các trạng thái đếm được thay đổi cùng thời điểm. + Trong bộ đếm không đồng bộ, xung nhịp không được đưa đồng thời vào các FF và các trạng thái đếm không thay đổi cùng thời điểm mà lần lượt từng FF một. Quá trình quá độ chuyển giữa các trạng thái có thể sinh ra gợn sóng Ripple nên còn được gọi là Ripple counter - Đếm thuận (đếm lên-up counter) tăng số đếm, đếm nghịch (đếm xuống-down counter) giảm số đếm. Đếm thuận-nghịch thực hiện đếm được cả theo chiều tăng hoặc giảm theo lệnh điều khiển riêng. - Đếm khả trình (programmable counter), có thể chương trình hoá quá trình đếm và đếm được các hệ đếm khác nhau. Phương pháp thiết kế bộ đếm Thiết kế bộ đếm theo các bước cơ bản sau: - Biểu diễn các trạng thái đếm có thể dưới dạng bảng hoặc đồ hình trạng thái hoặc lưu đồ trạng thái. - Xác định số FF (n) để m• hoá các trạng thái đếm theo số trạng thái đếm (Kd) và loại m•: M• nhị phân và m• Gray: n ? log2Kd M• vòng: n= Kd M• Johnson: n=Kd/2 - Xác định các các hàm kích đầu vào và các hàm ra của các FF, tối thiểu hoá các hàm. - Vẽ sơ đồ mạch thực hiện. 7.5.2 Bộ đếm không đồng bộ 1.Bộ đếm thuận: Hình 7-21 Đếm thuận không đồng bộ Đếm không đồng bộ làm việc tuần tự theo xung nhịp, đầu ra của FF này được nối với đầu vào nhịp của FF sau, thời gian trễ tổng cộng xác định từ đáp ứng ra xủa FF cuối MSB. Tuỳ theo loại FF làm việc ở sườn lên hay sườn xuống của xung nhịp Ck mà nối các FF(hình 7-21). 2. Bộ đếm nghịch 62
Đếm nghịch không đồng bộ hình 7-22, điều khiển xung nhịp theo sườn ngược trước-sau so với đếm thuận. Đếm thuận-nghịch chỉ cần đưa xung nhịp không qua hoặc qua phần tử đảo (NOT) để đảo sườn xung. Hình 7-22 Đếm nghịch không đồng bộ 3. Bộ đếm không đồng bộ Kd=2n Hình 7-23 Đếm thuận 4bit không đồng bộ Hình 7-23 là đếm thuận 4bit không đồng bộ sử dụng JK-FF. Trạng thái các đầu vào luôn đảm bảo J=K=1. FF đầu tiên đầu ra QA thay đổi trạng thái khi có xung nhịp Ck, kéo theo các FF thay đổi theo ở những xung nhịp tiếp theo (hình 7-24) Hình 7-24 Dạng xung trên các cực bộ đếm thuận 4bit không đồng bộ Bộ đếm 4bit có Kd= 24 =16 trạng thái đếm được liệt kê trong bảng hình 7- 25. Hình 7-25 Các trạng thái đếm bộ đếm thuận 4bit Theo các đồ thị thời gian xung trên đầu ra của các FF, xung đầu ra của FF sau có chu kỳ tăng gấp đôi xung ra của FF trước. Mỗi FF có thể thực hiện chia đôi tần số. ứng dụng chia tần số: tín hiệu vào có tần số fv được đưa vào đầu vào CK, tần số được lấy ở đầu ra A (QA), tần số được lấy ở đầu ra B (QB), tần số được lấy ở đầu ra C (QC) và tần số được lấy ở đầu ra D (QD). Bộ đếm 4 bit có thể chia được tần số với các hệ số: 21= 2, 22=4, 23=8 và tối đa là 24= 16. Trường hợp tổng quát: Bộ đếm n bit chia được tần số với hệ số chia tối đa là 2n. 4. Thiết kế bộ đếm không đồng bộ Kd?2n Ví dụ thiết kế bộ đếm không đồng bộ mod6 có Kd=6 Số trạng thái đếm là 6, số FF sử dụng: n ? log2Kd chọn n tối thiểu là 3 Hình 7-26 Trạng thái đếm và hàm Cl bộ đếm không đồng bộ mod6 63
Trạng thái sau xung đếm cuối cùng 110, bộ đếm được xoá về trạng thái ban đầu 000 với xung xoá Cl=0. Trạng thái 111 không sử dụng. Vậy: Mạch thực hiện: Hình 7-27 Bộ đếm không đồng bộ mod6 Bộ đếm thập phân không đồng bộ mod10 (Kd=10). Thiết kế tương tự như bộ đếm mod6, bộ đếm thập phân cần 4FF, đếm từ trạng thái 0000 đến 1001 ứng dụng chia tần số: tín hiệu vào có tần số fv được đưa vào đầu vào CK, tín hiệu ra có tần số fv/Kd được lấy trên đầu ra Cl. Vi mạch đếm không đồng bộ Hình 7-28 Bộ đếm không đồng bộ 74LS93 Các bộ đếm thường được thiết kế và chế tạo tích hợp trong một chíp IC Trên hình 7-28 là ví dụ 74LS93 gồm 4FF, hai khâu đếm: đầu vào A đếm mod2 và đầu vào B đếm mod8 Các bộ đếm IC chuyên dụng như CD4024 đếm 7bit, mod128; CD4040 đếm 12bit, mod4096; 7.5.3 Bộ đếm đồng bộ Các FF trong bộ đếm đồng bộ làm việc đồng thời theo cùng một đầu vào xung nhịp nên có thời gian trễ nhỏ hơn đếm không đồng bộ. Bộ đếm nhị phân Kd=2n Hình 7-29 Bộ đếm nhị phân đồng bộ 4bit sử dụng JK-FF Hình 7-29 là bộ đếm nhị phân đồng bộ 4bit, mod16 (Kd= 24=16), sử dụng JK-FF. Mạch sử dụng các FF và các cổng lôgic. Dạng xung và bảng trạng thái đếm như bộ đếm không đồng bộ trên hình 7-24 và hình 7-25. Theo bảng chân lý (hình 7-25), đầu vào A lật trạng thái liên tục sau mỗi xung nhịp nên bit này có thể sử dụng T-FF. Để có thể sử dụng cùng loại JK-FF, các đầu vào của FF bit A được nối với nhau và chung giá trị 1. Bit B chỉ thay đổi trạng thái khi A nhận giá trị 1, tương ứng với các đầu vào J=K=1 nên đầu ra A được nối với các đầu vào J,K của FF bit B. Bit C chỉ thay đổi trạng thái khi cả A và B đều bằng 1, cửa vào J,K của FF bit C được nối với các đầu ra bit A và bit B qua cổng AND. Tương tự như vậy, các đầu vào J và K của FF bit D được nối với các dầu ra A, B, C qua cổng AND. Bộ đếm thập phân mod10 64
Bộ đếm thập phân, đếm từ 0 đến 9, có các trạng thái đếm từ 0000 đến 1001 (mod10<24). Đếm đến số thập phân 10 (nhị phân là 1010) thì phải reset về 0 (nhị phân là 0000). Theo bảng chân lý, theo quy luật đếm các số trước, bit A luôn lật từ 1 về 0 nên không cần thay đổi, C vẫn giữ nguyên 0 nên so với bộ đếm mod16, các FF này không thay đổi gì. D với mod16 là giữ nguyên 1, mod10 phải về 0, áp dụng trạng thái khác nhau giữa hai đầu vào của JK-FF, thêm vào cổng AND, đưa 1 về K để xoá D về 0. Đồng thời xoá B về 0 nhờ cổng AND đưa về đầu vào JK của FF này (hình 7-30) Hình 7-30 Đếm đồng bộ thập phân. Thiết kế bộ đếm đồng bộ Để thiết kế bộ đếm đồng bộ cần phải xây dựng bảng trạng thái xác định trạng thái của các đầu vào theo các trạng thái đầu ra. Ví dụ: chuyển đổi trạng thái cho RS-FF với Q+ là trạng thái ra sau: Tương tự cho các FF: T-FF, JK-FF, D-FF: Thứ tự thiết kế tương tự như đếm không đồng bộ Ví dụ thiết kế bộ đếm đồng bộ sử dụng T-FF, có các trạng thái đếm: Bảng trạng thái được thiết lập như sau: Trạng thái không sử dụng: (- - -) Tối thiểu hoá các hàm vào theo các đầu ra: Mạch thực hiện và dạng tín hiệu: Như vậy thiết kế cho các bộ đếm thuận, nghịch hay theo một quy luật bất kỳ nào đó, chỉ cần căn cứ vào đồ hình trạng thái để xây dựng bảng trạng thái mô tả trạng thái hiện tại, trạng thái kế tiếp và các hàm đầu vào theo đầu ra (các đầu ra hiện tại gồm các tổ hợp có thể có theo số bit đếm, các đầu ra kế tiếp theo đồ hình). Bước tiếp theo là tối thiểu hoá hàm đầu vào theo đầu ra và vẽ sơ đồ thực hiện. Trường hợp ghép nhiều bộ đếm để thực hiện đếm các số có nhiều chữ số thì với mỗi bộ đếm, ngoài đầu ra của các FF biểu thị trạng thái đếm còn có thêm 65